引言

當前國際先進抗惡劣環境計算機相關產品的具有一個顯著特征，即采用由超大規模FPGA實現的可定制技術，利用FPGA器件中專門設計的硬件乘法器、乘加結構、DSP塊等硬件資源和通用的邏輯單元作為運算的硬件基礎，以任務的流水劃分和階段處理為手段，實現CPU、DSP的計算技術的重要補充功能。國外此類超大規模FPGA以Altera Stratix-x系列、Xilinx Virtex-x系列為主，相關產品中大都為Xilinx Virtexx系列FPGA，如GE Fanuc的SBC330、SBC610和Curtiss-Wright的VPX6-185等硬件模塊均采用了Xilinx Virtex-x系列FPGA，目前各家公司正在推出集成更多數量和更大規模的異構技術產品，如Curtiss-Wright的CHAMP-FX2使用了雙路超大規模Virtex-5以實現功能高可伸縮的定制技術。

在國內，抗惡劣環境計算機產品主要以通用計算機為主，一般采用CompactPCI、VME等總線，使用1個單核或雙核CPU，系統性能較低。這些計算機通用性不強、種類多、開發成本高、可重用性弱、質量保證難度大、資源利用率不高。而且這些計算機一般是使用國外的集成電路設計實現，其關鍵的功能核心部分仍然無法實現自主可控。

隨著我國在國產基礎軟硬件方面的投入不斷加大以及國家政策的指導，國產基礎軟硬件發展迅速，已接近國外同期水平。國內處理器技術的研究正不斷深入，多核技術也已被納入相應的發展路線圖。中國科學院計算技術研究所于2009年底推出龍芯3號處理器，龍芯3號片內集成4個處理器核，處理器主頻1GHz以上。當前，國內基于FPGA的應用已相當成熟，盡管目前的抗惡劣環境計算機沒有采用可定制技術，但幾乎都集成了Altera或Xilinx FPGA的應用，如功能擴展模塊、總線接口模塊等，國內相關廠商已掌握時序邏輯定制技術、IP核的簡單復用和實現技術等FPGA 應用的關鍵技術，已具備較深厚的可定制實現技術基礎。

1、計算機組成原理

基于國產多核處理器的可重構計算機各個主要的組成功能模塊之間采用高性能串行總線互連，如國產處理器與北橋芯片之間、北橋芯片與可定制單元之間、北橋芯片與南橋芯片之間均采用高速串行總線互連?？啥ㄖ茊卧捎每?a target="_blank">編程邏輯實現，處理器和具備硬件可編程能力的可重構邏輯器件（以下簡稱可重構器件）相結合，應用的一部分被分配到處理器上執行，另一部分則被映射到可重構器件上執行。微處理器上執行的為軟件任務，可重構器件上運行的硬件功能模塊可稱為硬件任務。

根據可定制單元配置文件中的編程信息，改變可定制單元中邏輯單元的功能以及連線的互連方式，從而改變計算機的功能，使其既能在設計實現時定制專用的計算部件，又能夠對計算資源進行復用以實現多個不同的計算任務。

2.1.1 器件選型

計算機器件的選型不僅關系到計算機的整體性能，更重要的是，直接影響到潛在用戶目標系統在開發時硬件設計的復雜度。因此在完成預期功能要求的前提下，計算機元器件的選型應該充分的考慮計算機的應用環境，如元器件工作與存儲的溫度范圍等。

2.1.2 內存設計

龍芯3A處理器上集成2個DDR2通道，每個通道支持的容量為1GB，兩個通道共2GB.每個通道采用8顆16位位寬1GB的內存顆粒，兩個通道共16顆內存顆粒。其中，CLK0、2一組，CLK1、3一組，即顆粒1、2一組時鐘，顆粒3、4一組時鐘。特別注意：顆粒的鎖相環電源及地需用磁珠進行隔離。通道的內存顆粒連接示意圖如3所示。

2.1.3 電源設計

本設計的電源能夠提供12V、5V的電壓。其它種類電壓依照不同的電流需求由電源模塊或LDO等提供。系統的上電啟動過程，可各路電源同時上電，也可配置處理器I/O、處理器核電壓、南橋核電壓、北橋核電壓的上電順序。

圖3 內存顆粒連接示意圖

2.1.4 時鐘設計

設計中選用時鐘芯片SLG8LP625T來產生處理器HT差分時鐘200 MHz，北橋的PCIE及HT 差分時鐘100 MHz、14.318MHz，南橋的A-LINK 差分時鐘100MHz、14.318MHz、48MHz，4個PCIE網絡控制器的差分時鐘100MHz，SuperIO的48MHz.處理器的HT差分時鐘為做兼容設計采用200 MHz的有源晶振。掛在南橋PCI總線上的PCI橋PLX6254、IDE控制器SiI0680、SuperIO所需的33MHz時鐘由南橋輸出。處理器的PCI、BIOS時鐘33MHz由有源晶振及時鐘Buffer輸出，系統時鐘、內存時鐘所需的25MHz由有源晶振輸出。4個網絡控制器所需25 MHz由Crystal輸出。SATA時鐘25MHz，RTC時鐘32.768kHz由Crystal輸出。PCI橋PCI6254時鐘66MHz由有源晶振輸出。

2.1.5 其它設計

由于整個系統不需要ACPI電源管理，故設計中不分S5及S0狀態的電源，但必要的上電先后順序需要滿足。處理器上電時序：當系統上電時，即由CPCI槽供5V、12V電源，處理器核電壓由3.3V的POWERGOOD作為使能信號產生，滿足要求的上電時序。系統啟動時序：南北橋核電壓的POWERGOOD信號經MAX708延時200ms后輸出到南北橋芯片，延時信號的上升沿作為觸發信號輸出到南橋使整個系統啟動。延時信號SB_NB_PWRGD與南北橋復位信號MASTER_RST/經與門后作為處理器的復位信號。南橋的LDT _PG、LDT_RST分別作為HT_POWEROK、HT_RST接到處理器，以滿足HT總線的上電時序。南橋的PCI_RST作為南橋PCI總線的復位信號。南橋的A_RST作為全局復位信號復位IDE控制器、網絡控制器、北橋等設備。系統復位時序：復位按鈕可控制整個系統的復位。當系統作為CPCI槽上的從設備時，槽上引入的復位信號可對整個系統復位。

2.2 可重構設計

基于國產多核處理器的可重構計算機的FPGA 配置優化和在線重配置如圖4所示。它能夠在計算任務運行的同時對可重構器件上的邏輯資源進行重構。計算任務被劃分為多個配置文件，每次在可重構器件上加載的配置文件與計算任務中的一個部分相對應，因此在計算任務的執行過程中需要對可重構器件進行多次重構。

圖4 FPGA配置優化和在線重配置示意

基于國產多核處理器的可重構計算機設計流程如圖5，一個應用首先要進行軟件、硬件劃分，決定應用的什么部分用軟件實現，什么部分用硬件實現。在軟、硬件劃分時，通常將控制過程的功能模塊由軟件實現，將數據計算密集型的功能模塊由硬件來實現。在軟、硬件劃分后，就將軟件任務映射到微處理器，硬件任務映射到可定制單元（FPGA）。在任務的劃分階段采用非重疊功能調度、自動化建模（硬件任務劃分、映射）技術、可重構硬件虛擬抽象等手段實現可重構計算。

圖5 基于國產多核處理器的可重構計算機設計流程

2.3 基于國產多核處理器的可重構計算機的IP核設計

IP設計首先是進行規格的定義，根據規格提出功能需求后，建議軟硬件的協同仿真環境后進行子模塊的設計實現，具體的設計流程見圖6.

基于國產多核處理器的可重構計算機的構件及IP核集成和測試是為了保證設計實現提供的功能的正確性，保證功能與設計規格的一致性。通過研究掌握當前主要的驗證手段和驗證策略，形成一套成體系的設計流程。

2.4 基于FPGA的計算加速設計

以國產多核處理器和可定制單元為載體，采用多核虛擬化、FPGA算法加速、負載均衡、共享數據一致性等技術，在通過FPGA對計算加速和異構多處理數據層次之間進行強實時傳遞的基礎上，實現可定制異構多處理架構，重點解決計算加速問題?？啥ㄖ飘悩嫸嗵幚砑軜嬋鐖D7.

3 、結束語

基于國產龍芯3A處理器的CPCI計算機模塊的研制，不僅實現核心技術國產化，消除使用國外產品的安全隱患，擺脫受制于人的不利局面，而且隨著龍芯處理器的更新換代，龍芯3A處理器是目前國產處理器中性能最高的芯片，4個核心處理器，每個核主頻可到800MHz左右，基于國產多核處理器的可重構計算機采用國產多核處理器和FPGA實現，具有良好的計算性能。

圖6 IP核設計流程

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