1 引言

隨著現代電子技術迅猛發展，電子產業逐步形成了以數字為主的格局。數字信號處理 技術日漸成熟的同時， 對模擬信號和數字信號的轉換接口電路模數轉換器 （Analog-to-Digital Converter 簡稱ADC）的速度和精度方面的要求也越來越高。ADC 的性能在整個信號處理系統中起到至關重要的作用，成為限制整個系統性能的瓶頸。在整個 ADC 系統中，前級采樣保持電路（sample-and-hold circuit 簡稱S/H）的性能直接影響到 后續電路對采樣保持信號處理的正確性，從而影響整個系統的性能，因此對其速度和精度要 求十分嚴格。S/H 電路的精度很大程度上取決于運放的增益，S/H 電路的帶寬則取決于運放 的帶寬，所以設計一個相對高增益、高帶寬的運放是整個ADC 設計的關鍵，本文采用的是增 益自舉運放結構，可以在增益和帶寬方面得到較好的效果。此外，隨著采樣的速度和精度的 不斷提高，簡單的CMOS 開關已經不能滿足設計的需要，本文采用了柵壓自舉開關[2]，可以 得到較好的采樣精度和線性度。針對運放的增益誤差和開關電路誤差所引起S/H 電路速度受 限的問題，在整個S/H 電路結構方面采用了雙采樣技術[3]，使同一周期內的采樣保持工作由 原來的一次變為兩次，整個S/H 電路的速度得到極大的提高。

2 運放的設計

運放是S/H 電路中的核心模塊。CMOS 的運放主要包括四種常見結構：簡單兩級運算放大器、套筒式的共源共柵放大器、折疊式共源共柵放大器、增益自舉運算放大器[4,5]。比較 四種結構的性能發現，套筒式共源共柵在速度、功耗和噪聲方面具有優勢，但是它的增益和 輸出擺幅有限，不適用于采樣增益電路中。折疊式共源共柵的速度較高，但其他四個性能參 數一般，也不采用。兩級運放最大的缺點是速度提升較為困難。增益自舉運放在增益、帶寬、 速度等方面表現較好。根據S/H 電路的設計要求，對運放的各參數的性能指標為：

綜合考慮這四種結構的優缺點以及S/H 電路對運放的要求，本文采用了增益自舉運放來作為S/H 電路中的核心模塊。

增益自舉運放在增益和帶寬方面都具有明顯的優勢，基本的增益自舉運放為一個主運 放內連接四個輔運放構成，這種結構在功耗和面積方面沒有優勢。本文設計的增益自舉運放 只采用三個運放構成，主運放采用全差分折疊共源共柵結構，考慮到匹配問題，兩個輔運放 也采用全差分折疊共源共柵結構設計。輔運放單位增益頻率的選擇根據經驗[7]單位增益帶 寬應大于主運放的－3dB 帶寬，這樣主運放就能保持原有的的高頻特性。具體電路布局如下 圖：

對運放采用SMIC0.18um 工藝庫進行仿真，得到仿真結果如下：

仿真波形如下圖所示：

3、柵壓自舉開關設計

在流水線結構中，采樣模式的開關等效為一個阻抗為 Ron 的電阻，忽略體襯偏效應的影響，Ron 的值為：

影響開關主要性能的因素包括：開關導通阻抗的非線性、開關電荷注入效應以及時鐘 饋通效應等。開關導通阻抗的非線性主要影響著無雜散動態范圍（spurious free dynamic range，SFDR）；電荷注入效應給電路引入了非線性；時鐘饋通效應帶來了一個與輸入電壓 無關的固定失調。針對這些問題，設計選用了帶時鐘饋通補償結構的柵壓自舉開關。

當時鐘 CLK 為高電平時，開關處于采樣狀態，當CLK 為低電平時，開關處于保持狀 態。MS 為柵壓自舉開關中的開關管，DS 為引入的虛擬開關，其作用是在時鐘由高變低的 時刻在輸出端產生一個補償電壓，用于補償時鐘饋通效應帶來的影響。在開關電路中，電容 兩端電壓雖然在保持階段能夠被充到電源電壓值，但在采樣階段由于寄生電容的影響，使得 電容兩端電壓值產生變化，這將給開關電路帶來非線性。因此在設計時，對電容值的選取要 求較高。

4、雙采樣技術采樣保持電路

采樣保持電路是流水線 ADC 中至關重要的部分。特別是前端采樣保持電路，它將直接 影響到后續電路對采樣保持信號處理的正確性，從而影響整個系統的性能。基本采樣保持電 路由開關和電容組成，電容翻轉結構的采樣保持電路，在采樣時刻，電容C 采集輸入信號 量，在保持時刻電容C 輸出電壓為采樣時刻電壓，從而實現采樣保持。電容翻轉結構在功 耗與噪聲較低，適用于該流水線結構ADC 的設計。

通過研究電路的時序發現，基本的采樣保持結構在采樣周期，保持電路處于空閑，在 保持周期，采樣電路處于空閑，一個時鐘周期內電路只能對輸入信號進行一次處理。雙采樣 結構的采樣保持電路對電容翻轉結構進行擴展，利用兩個采樣電容交替工作。在時鐘信號為高電平時刻，電容 C1 進行采樣，輸出端保持電容C2 的采樣信號；時鐘信號為低電平時刻， 電容C2 進行采樣，輸出端保持電容C1 的采樣信號。在一個時鐘周期內兩個電容如此交替工 作，完成兩次采樣保持過程。

整體采樣保持電路采用SMIC0.18um 工藝，利用spectre 進行仿真。輸出的仿真結果為， 電路工作電壓1.8V，輸入信號頻率為800KHZ，采樣頻率為50MHZ。滿足流水線ADC 系統中 對采樣保持電路的設計要求，下圖為雙采樣技術的采樣保持電路仿真波形圖。

5、結束語

本文設計了一種采用雙采樣技術、全差分增益自舉運放和柵壓自舉開關的采樣保持電 路。采用增益自舉運放達到較好的增益和帶寬性能指標；采用柵壓自舉開關克服了開關導通 阻抗的非線性、開關電荷注入效應以及時鐘饋通效應等不良影響；雙采樣電路的使用使得采 樣速率達到同等結構單采樣速率的兩倍。通過對這幾種結構進行分析設計，最終得到的采樣 保持電路能夠滿足10bits50MS/s 的流水線ADC 的應用。整個電路設計基于SMIC0.18um 工 藝，仿真結果表明，該采樣保持電路達到設計要求，能夠滿足中高精度高速流水線ADC 的 應用。