ＡＤ６６４４是Ａｎａｌｏｇ Ｄｅｖｉｃｅｓ公司推出的新型ＡＤＣ器件，具有精度高、轉換速度快等特點，是當前用于中頻數字處理的優選器件。闡述了基于ＡＤ６６４４的數字接收系統的組成，并詳盡說明了中頻數字處理模塊及接口的設計。

隨著高速Ａ／Ｄ轉換技術和ＤＳＰ技術的發展，中頻數字處理技術亦得到發展。中頻數字處理技術是提高現代通信接收機性能的重要技術之一。作為中頻數字處理的核心器件，早期的Ａ／Ｄ轉換器由于速度和精度的限制，難以滿足中頻數字接收機高速數字化的要求。本文將以基于軟件無線電技術的差分跳頻電臺中頻數字接收機為例，給出一種基于新型ＡＤＣ器件－ＡＤ６６４４的中頻數字處理模塊的設計方案。

１ 系統總體結構設計

本方案的中頻數字接收系統結構如圖１所示。因差分跳頻系統是一種異步跳頻系統，省去了同步電路，結構得以簡化。該系統主要由射頻前端、中頻預處理和中頻數字處理三部分組成。系統主要功能為：工作在短波頻段（２～３０ＭＨｚ），對跳頻速率為５０００跳／ｓ、帶寬為２．５６ＭＨｚ的信號進行不低于１２ｂｉｔ的采樣，以合適的數據率送入ＤＳＰ，然后由ＤＳＰ完成各種算法處理。

射頻信號先經過２～３０ＭＨｚ的前置濾波放大電路放大。為了有效抑制組合頻率干擾和副波道干擾，本系統的中頻預處理部分采用高中頻方案３。信號經濾波放大后，再經二次下變頻得到５．１２ＭＨｚ的低中頻信號。該信號經帶通濾波放大電路后，進入Ａ／Ｄ采樣。為了保證不發生頻譜混疊，設計ＡＤＣ的采樣速率為８倍于信號帶寬，即２０．４８ＭＨｚ。關于二中頻選擇及采樣速率的確定，請參見參考文獻３，這里不再贅述。采樣后的數據率達到１４ｂｉｔ×２０．４８ＭＨｚ＝２８６．７２Ｍｂｉｔ／ｓ，經ＦＩＦＯ緩沖后，送入ＤＳＰ進行正交變換、ＦＦＴ、頻點識別和解跳、信道譯碼等處理。下面著重就中頻數字處理模塊的硬件實現進行詳細說明。

圖2 AD6644內部結構框圖

２ 中頻數字處理模塊硬件電路設計

由圖１可以看出，中頻數字處理模塊的主要功能是對５．１２ＭＨｚ中頻的帶通信號進行Ａ／Ｄ轉換，將采樣數據經緩沖送入ＤＳＰ進行處理。硬件設計主要包括ＡＤＣ、ＦＩＦＯ、ＤＳＰ三種器件的使用以及它們之間的兩個接口，下面分別介紹。

２．１ ＡＤＣ器件

ＡＤＣ的采樣率要求２０．４８ＭＨｚ。對于２～３０ＭＨｚ的ＨＦ信號，在該采樣速率下，要求ＡＤＣ器件的動態范圍達到６０～９０ｄＢ。美國ＡＤ公司的ＡＤ６６４４是理想的選擇。

ＡＤ６６４４是一種具有１４位精度、最高采樣率為６５ＭＳＰＳ的Ａ／Ｄ轉換器。主要特性有：多音無雜散動態范圍（ＳＦＤＲ）達到１００ｄＢ，典型ＳＮＲ為７４ｄＢ，功率耗散為１．３Ｗ，數字采樣輸出為２的補碼格式，并且有數據輸出指示信號ＤＲＹ。

ＡＤ６６４４片上提供了采樣保持電路和基準電位，使其能成為一個完整的Ａ／Ｄ轉換解決方案。ＡＤ６６４４的轉換靈敏度達到１３４μＶ，在奈奎斯特帶寬上獲得了１００ｄＢ的ＳＦＤＲ，大大增強了當其輸入端存在雜散分量時從中檢測出有用小信號的能力，這種突破性的改進放寬了多模數字接收機（軟件無線電）的性能瓶頸。ＡＤ６６４４內部采用三級子區式轉換結構，既保證了精度又降低了功耗。其內部結構框圖如圖２所示。

２．１．１ 采樣電路

ＡＤ６６４４的采樣時鐘要求質量高且相位噪聲低，如果時鐘信號抖動較大，信噪比容易惡化，很難保證１４位的精度。為了優化性能，ＡＤ６６４４的采樣時鐘信號采用差分形式。時鐘信號可通過一個變壓器或電容交流耦合到ＥＮＣＯＤＥ和ＥＮＣＯＤＥ引腳，這兩個引腳在片內被偏置，無需外加偏置電路。為了提高時鐘信號的差分輸入質量，本設計采用了Ｍｏｔｏｒｏｌａ公司的低壓差分接收芯片ＭＣ１００ＬＶＥＬ１６。整個ＡＤ６６４４的采樣電路如圖３所示。由于采樣電路的性能關系到最后的采樣精度，所以在布線時，應保證從晶振到時鐘輸入腳距離盡量短，采樣電路與其它數字電路盡量隔離。在整個采樣電路下應大面積輔銅接地，以降低可能受到的電磁干擾，同時也可降低對其它電路的干擾。

２．１．２ 模擬信號輸入

作為新型的高速、大動態范圍ＡＤＣ，ＡＤ６６４４的模擬信號輸入也要求差分形式。這樣在模擬信號階段，差分信號可以濾掉偶次諧波分量、共模的干擾信號（如由電源和地引入的噪聲），對晶振的反饋信號也有很好的濾波作用，有利于提高ＡＤ６６４４性能。

ＡＤ６６４４的模擬輸入電壓在芯片內部被偏置到２．４Ｖ，驅動ＡＤ６６４４的模擬信號通過交流耦合送進輸入端。ＡＤ６６４４的差分輸入阻抗為１ｋΩ，差分輸入電壓的峰－峰值為１．１Ｖ，所以模擬輸入的功率為－２ｄＢｍ，這大大簡化了模擬信號驅動放大電路。充分利用ＡＤ６６４４輸入阻抗高的優點，根據變壓器阻抗變換和最佳阻抗匹配理論，在實際應用中可采用如圖４所示的參考電路，則信號輸入端可接匹配阻抗為５０Ω、滿量程驅動功率約為４．８ｄＢｍ的模擬信號源。變壓器次級的串聯電阻起隔離和限流作用。

２．１．３ 應用注意事項

ＡＤ６６４４的供電電源必須穩定性好，由于電源的高頻分量容易產生輻射，所以在靠近ＡＤ６６４４各電源引腳的地方，應放置０．１μＦ的去耦電容。為了防止高速的數字輸出變化將開關電流耦合進模擬電源，ＡＤ６６４４的數字電源和模擬電源應該分開。模擬電源應該在５Ｖ±５％的范圍內，數字電源應為３．３Ｖ，同時盡可能地靠近電源放置０．１～０．０１μＦ的陶瓷電容來進行高頻濾波，并聯放置１０μＦ的鉭電容濾除低頻噪聲。

為了很好地接收ＡＤ６６４４的數字輸出信號，應盡量減小容性負載。ＡＤ６６４４的數字輸出有一個固定的輸出轉換擺率（１Ｖ／ｎｓ），一個典型的ＣＭＯＳ門加上布線約有１０ｐＦ的電容，因此每ｂｉｔ的轉換會有１０ｍＡ（１０ｐＦ×１Ｖ／１ｎｓ）的動態電流出入器件，一個滿量程的轉換動態電流最大可能達１４０ｍＡ（１４ｂｉｔ×１０ｍＡ／ｂｉｔ）。在實際應用中，每條數據輸出線上應放置１００Ω電阻，目的是要盡量限制這些電流流入接收器件。另外還應注意，額外的容性負載會增加傳輸時延，要滿足數字輸出的時延要求，容性負載應限制在１０ｐＦ以內。

２．２ ＦＩＦＯ器件

ＡＤ６６４４輸出的數據率高達２８６．７２Ｍｂｉｔ／ｓ。如此高的數據率，如果直接用ＤＳＰ的ＥＭＩＦ接口接收，會使ＤＳＰ負荷過重。此外，如果存儲控制系統不能及時地接收數據，上次的數據會馬上被下次的數據更新，造成數據丟失，因此必須采用高速緩存。目前常用的緩存多為ＦＩＦＯ、ＳＲＡＭ及雙口ＲＡＭ等。雙口ＲＡＭ和ＳＲＡＭ存儲量較大，但必須配以復雜的地址發生器。對于ＦＩＦＯ芯片，數據順序進出，且允許數據以不同的速率寫入和讀出，并且外圍電路簡單，所以本設計選用ＴＩ公司的觸發式ＦＩＦＯ ＳＮ７４ＡＣＴ７８０４作為數據緩存。

ＳＮ７４ＡＣＴ７８０４是一種高速的５１２×１８ｂｉｔ的ＦＩＦＯ器件，存取速度最高可達５０ＭＨｚ，數據訪問時間可達１５ｎｓ。數據在ＬＤＣＫ的上升沿寫入，在ＵＮＣＫ的上升沿讀出。ＦＩＦＯ的狀態可通過狀態位：滿（／ＦＵＬＬ）、空（／ＥＭＰＴＹ）、半滿（ＨＦ）以及近空／近滿（ＡＦ／ＡＥ）獲得。ＳＮ７４ＡＣＴ７８０４只能上電復位。

２．３ ＤＳＰ器件

由于ＡＤＣ的高數據率輸出，用ＤＳＰ進行實時處理會有很大壓力。在ＤＳＰ進行運算之前，必須先進行數字下變頻以降低數據率。通過對ＤＳＰ算法運算量的整體分析，ＴＩ公司的ＴＭＳ３２０Ｃ６２０１可滿足設計需要。作為定點ＤＳＰ，ＴＭＳ３２０Ｃ６２０１主頻可達２００ＭＨｚ，處理速度可達１６００ＭＩＰＳ，并且它的外部存儲器接口（ＥＭＩＦ）支持各種同步和異步存儲器，對ＦＩＦＯ有很好的支持。

圖5 AD6644-FIFO-DSP接口框圖

２．４ 硬件接口設計

為了保證ＡＤ６６４４的采樣輸出信號準確、高效地送入ＤＳＰ，在ＡＤＣ與ＤＳＰ之間將兩片ＦＩＦＯ并列，構成雙ＦＩＦＯ緩沖結構，并以３２ｂｉｔ總線寬度連接到ＤＳＰ的ＥＭＩＦ接口，具體連接如圖５所示。通過這種接口設計，在充分利用ＥＭＩＦ的３２ｂｉｔ數據線寬度的同時，又巧妙地實現了采樣數據的奇偶分離，為ＤＳＰ的數字濾波和ＦＦＴ運算提供了方便。

首先介紹ＡＤＣ與ＦＩＦＯ的接口。ＡＤ６６４４的１４位采樣信號輸出Ｄ１３０與兩個ＦＩＦＯ的數據輸入Ｄ１５０相連（ＦＩＦＯ的Ｄ１５和Ｄ１４懸空），ＤＲＹ信號經二分頻后，一路連接低１６位ＦＩＦＯ１的ＬＤＣＫ引腳，另一路經“非”門反相后連接ＦＩＦＯ２的ＬＤＣＫ引腳， ＤＲＹ腳輸出的是ＥＮＣＯＤＥ信號的同頻反向延遲信號。從時序圖圖６中可以看出，在ＤＲＹ的上升沿處，采樣信號Ｄ１３０準備輸出，ＤＲＹ信號可準確地作為后續ＦＩＦＯ的觸發存儲時鐘信號。經二分頻后的ＤＲＹ信號在上升沿處交替觸發ＦＩＦＯ１和ＦＩＦＯ２的寫時鐘，將奇偶采樣信號分別存入不同的ＦＩＦＯ。

接著介紹ＦＩＦＯ與ＥＭＩＦ的接口。對于讀ＦＩＦＯ的操作，這里用到ＥＭＩＦ異步存儲器控制信號：輸出使能ＡＯＥ和讀使能ＡＲＥ、ＣＥｎ是外部空間選擇信號。從圖中邏輯關系可看出，當ＡＯＥ與ＣＥｎ都有效時，ＯＥ有效，片選使能兩個ＦＩＦＯ。當ＣＥｎ和ＡＲＥ同時有效時，ＵＮＣＫ無效，待讀出的數據在此時進行初始化，隨后ＡＲＥ會跳變為正電平４，使ＵＮＣＫ產生上升沿，ＦＩＦＯ中數據被讀出。圖中兩個ＦＩＦＯ的半滿信號ＨＦ經過一個“與”門連接至ＤＳＰ外部中斷引腳ＥＸＴ＿ＩＮＴ，在運行中不斷檢測ＨＦ管腳狀態。當兩個ＦＩＦＯ皆達到半滿時，“與”門輸出由低變高，上升沿觸發ＤＳＰ外部中斷ＥＸＴ＿ＩＮＴ。ＤＳＰ啟動ＤＭＡ（直接存儲器存?。┮酝话l的方式讀?。疲桑疲蠑祿?。ＦＩＦＯ１中數據作為低１６位，ＦＩＦＯ２中數據作為高１６位，合并為３２位數據讀入ＤＳＰ內部存儲空間。

有一個問題值得注意，兩個ＦＩＦＯ在本次讀取完成之前，有可能再次達到半滿狀態，使得“與”門提前產生上升沿，而當本次讀取完成后，“與”門輸出已保持為高電平，不會再產生上升沿來觸發新的中斷，而中斷是靠上升沿觸發的，所以會導致傳輸停止。為了解決這個問題，將ＤＳＰ計時器的ＴＩＮＰ０管腳配置為通用Ｉ／Ｏ口，也與“與”門輸出相連，用來輔助檢測ＦＩＦＯ的半滿狀態。這樣當本次讀操作完成時，如果檢測ＴＩＮＰ０口為“１”，說明ＦＩＦＯ又一次都達到半滿，則再次啟動ＤＭＡ進行數據傳輸。因此，在程序設計進入外部ＥＸＴ＿ＩＮＴ中斷服務程序時，首先屏蔽ＥＸＴ＿ＩＮＴ，保證在本次ＤＭＡ傳輸中不對中斷的任何觸發做出響應，然后啟動ＤＭＡ進行本次數據傳輸，完成本次傳輸后，發送一個幀傳輸結束信號到ＣＰＵ，ＤＭＡ傳輸中斷。在此ＤＭＡ中斷服務程序中，檢測ＴＩＮＰ０，如果為高電平，便再次啟動ＤＭＡ傳輸；否則使能中斷ＥＸＴ＿ＩＮＴ，等待“與”門的下一次上升沿觸發。這種中斷與輪詢方式的雙重機制保證了數據傳輸的可靠性。

３ 布線調試經驗及結論

由于本模塊涉及模數混合的高速電路設計，所以電路板應嚴格分為模擬區和數字區，以ＡＤＣ作為兩區的交界。內層地也應相應分為數字地和模擬地，并在ＡＤＣ附近通過磁珠在一點相連，以消除數字地對模擬地的干擾。ＡＤＣ的時鐘與模擬信號的輸入應盡量隔離，晶振放置應盡量遠離供電電路。對于ＦＩＦＯ，為了使ＬＤＣＫ、ＵＮＣＫ、ＨＦ、ＲＥＳＥＴ等信號正確且波形良好，保證數據的讀取不會產生丟失和誤讀，應減少對這些信號線的干擾，可采取走線適當加粗、加信號包地的措施。在實際調試過程中發現，由于ＡＤ６６４４的ＤＲＹ信號輸出的驅動能力較小，使得ＦＩＦＯ數據有時發生漏讀現象。采用門電路進行整形和驅動，漏讀現象可得到解決。

本設計通過少量集成芯片輔以很少的分立元件，實現了中頻數字處理模塊的功能，并且精度和可靠性都有一定的保證。在ＡＤＣ與ＤＳＰ之間通過奇偶數據分離的ＦＩＦＯ緩沖接口，在降低數據率的同時，還能為后續多相濾波等算法提供奇偶分離。經過調試，該接收系統在輸入中頻為５．１２ＭＨｚ、帶寬為２．５６ＭＨｚ的模擬信號時，其采樣精度可保證在１２位以上，滿足了ＤＳＰ信號處理的要求。