1、前言

集成電路具有體積小，重量輕，引出線和焊接點(diǎn)少，壽命長(zhǎng)，可靠性高，性能好等優(yōu)點(diǎn)，同時(shí)成本低，便于大規(guī)模生產(chǎn)。它不僅在工、民用電子設(shè)備如收錄機(jī)、電視機(jī)、計(jì)算機(jī)等方面得到廣泛的應(yīng)用，同時(shí)在軍事、通訊、遙控等方面也得到廣泛的應(yīng)用。

但隨著半導(dǎo)體工藝的不斷發(fā)展和通信技術(shù)的不斷提高，以超大規(guī)模、高集成度和復(fù)雜性為特征的通信集成電路芯片物理設(shè)計(jì)，相比于普通的消費(fèi)類產(chǎn)品芯片（如LED芯片，F(xiàn)LASH芯片等），在超深亞微米工藝下面臨著更為嚴(yán)峻的挑戰(zhàn)：一、工藝特征尺寸的不斷縮小、電源電壓的不斷降低、電源噪聲對(duì)芯片性能的影響日益凸顯，已成為超大規(guī)模通信集成電路物理設(shè)計(jì)中一個(gè)不可忽視的問(wèn)題；二、高速通信集成電路芯片的時(shí)序?qū)τ?a href="http://www.nxhydt.com/v/tag/207/" target="_blank">芯片制造過(guò)程中產(chǎn)生的偏差越來(lái)越敏感，精確的電路模型及準(zhǔn)確的時(shí)序分析方法成為制約通信集成電路芯片能否實(shí)現(xiàn)快速時(shí)序收斂的關(guān)鍵；三、通信集成電路芯片通常需要支持各種高速接口電路的應(yīng)用，從而造就了獨(dú)特的時(shí)鐘樹(shù)拓?fù)浣Y(jié)構(gòu)——網(wǎng)狀時(shí)鐘樹(shù)，而通信芯片固有的超大規(guī)模的特性更加重了這種復(fù)雜高速時(shí)鐘樹(shù)優(yōu)化的難度；四、隨著數(shù)據(jù)傳輸速度和容量的不斷提高、信道噪聲對(duì)信號(hào)質(zhì)量的影響越來(lái)越大，高速串并/并串轉(zhuǎn)換器（HighSpeedSerdes，HSS）的抗噪性、傳輸信道數(shù)量及其建模仿真的精確度成為影響通信系統(tǒng)設(shè)計(jì)的重要因素。IBM針對(duì)這些通信芯片的物理設(shè)計(jì)難點(diǎn)，較為詳細(xì)地介紹了相應(yīng)的解決方案。

2、物理設(shè)計(jì)難點(diǎn)分析及解決方案

微電子技術(shù)發(fā)展的基本特征就是遵循摩爾定律。器件特征尺寸不斷地縮小，但在尺寸縮小的同時(shí)，要保證芯片的高性能/價(jià)格比，低成本，可靠性高。針對(duì)該物理設(shè)計(jì)難點(diǎn)，IBM提出了相應(yīng)的解決方案，具體介紹如下。

2.1 電源噪聲分析

任何電源及輸電線都存在內(nèi)阻，正是這些內(nèi)阻引起電源的噪聲干擾。如果沒(méi)有內(nèi)阻存在，無(wú)論何種噪聲都會(huì)被電源短路吸收，在線路中不會(huì)建立起任何干擾電源。當(dāng)芯片上的信號(hào)開(kāi)始跳變時(shí)，如由0到1，電源網(wǎng)絡(luò)的階躍響應(yīng)會(huì)如圖1所示。最低電壓值由芯片上的靜態(tài)電容值與翻轉(zhuǎn)電容值的比例決定，跳變后的諧振則為典型的LC諧振，靜態(tài)電壓降則是平均功率的體現(xiàn)，由網(wǎng)絡(luò)中的寄生電阻導(dǎo)致。穩(wěn)態(tài)的交流響應(yīng)與工作頻率相關(guān)，其波動(dòng)的電壓值隨著工作頻率的增加而減小.

由于大規(guī)模通信集成電路芯片通常帶有各種復(fù)雜的高速接口，并在整個(gè)產(chǎn)品的工作過(guò)程中要求有很高的可靠性，因此芯片的電源設(shè)計(jì)起著極其關(guān)鍵的作用。為保證芯片的電源完整性，在芯片的設(shè)計(jì)流程中必須對(duì)IO的同步開(kāi)關(guān)噪聲SSN（SimultaneousSwitchNoise）、芯片上的動(dòng)態(tài)電源噪聲、靜態(tài)壓降、ESD（Electro-StaticDischarge）靜電保護(hù)以及電遷移EM（ElectroMigration）進(jìn)行有效的檢查和簽收。

在進(jìn)行超大規(guī)模集成電路的設(shè)計(jì)過(guò)程中，IBM有一套完整的流程對(duì)電源噪聲進(jìn)行分析（如圖1所示），能夠在芯片的布局階段盡早發(fā)現(xiàn)和解決芯片布局與電源設(shè)計(jì)上存在的問(wèn)題，以減少設(shè)計(jì)反復(fù)的時(shí)間。電源噪聲檢查在芯片設(shè)計(jì)過(guò)程中是一個(gè)重要的簽收環(huán)節(jié)，完整的設(shè)計(jì)和分析流程保證了IBM能夠提供高質(zhì)量的專用集成電路芯片。

圖1 電源噪聲分析流程

IBM的電源噪聲分析流程貫穿了整個(gè)芯片設(shè)計(jì)過(guò)程，包含了兩個(gè)噪聲評(píng)審會(huì)議和一系列分析工具。在芯片布局之前，噪聲分析小組會(huì)和項(xiàng)目的物理設(shè)計(jì)工程師一起召開(kāi)PINT(Post-IDRNoiseTeamReview)會(huì)議，對(duì)芯片的設(shè)計(jì)規(guī)格進(jìn)行審查，找出設(shè)計(jì)中可能存在的風(fēng)險(xiǎn)，提出在布局時(shí)需注意的事項(xiàng)，讓物理設(shè)計(jì)工程師在布局前對(duì)整個(gè)芯片的電源噪聲情況有所了解，避免由于電源噪聲無(wú)法滿足而反復(fù)修改布局，造成不必要的浪費(fèi)。在芯片布局階段，負(fù)責(zé)電源噪聲分析的工程師緊跟芯片布局的變化，充分利用IBM的GPM（GenericPackageModel）和ALSIM（AustinLinearSimulator）系列工具及時(shí)評(píng)估芯片的電源噪聲。

GPM是一個(gè)可以快速分析IO同步開(kāi)關(guān)噪聲的建模和分析工具。GPM針對(duì)芯片中包含IO的局部區(qū)域建立HSPICE模型，其中包含通用的封裝RLC模型，芯片上的電源分配網(wǎng)絡(luò)，IO驅(qū)動(dòng)器模型和模擬一般邏輯電路翻轉(zhuǎn)的等效模型。GPM的分析流程可以簡(jiǎn)單總結(jié)為以下幾個(gè)步驟：一、使用AutoGPM在芯片上自動(dòng)找到IO最密集的區(qū)域，然后生成Hspice的網(wǎng)表；二、在網(wǎng)表中填入仿真所需要的參數(shù)；三、分析仿真結(jié)果，可調(diào)整電容數(shù)量來(lái)滿足動(dòng)態(tài)壓降的要求。由于GPM分析不需要成熟的芯片布局，建模和仿真速度快，因此可以盡早分析IO對(duì)電源噪聲的影響，為芯片的IO布局提供快速的參考，評(píng)估IO所需的電源濾波方案，避免在設(shè)計(jì)中形成電源噪聲的熱點(diǎn)。一旦芯片布局確定，GPM模型可以代表實(shí)際芯片的IO翻轉(zhuǎn)情況，該模型可以交付客戶，讓客戶聯(lián)合系統(tǒng)的板級(jí)模型進(jìn)行芯片、封裝和PCB的信號(hào)完整性分析和時(shí)序分析。分析的結(jié)果可以幫助客戶在芯片設(shè)計(jì)早期評(píng)估系統(tǒng)的性能，同步地進(jìn)行PCB的設(shè)計(jì)，確定更加合理的芯片時(shí)序約束。

ALSIM_TA（TransientAnalysis）是一個(gè)高效的全芯片動(dòng)態(tài)電源噪聲仿真分析工具。相對(duì)于GPM側(cè)重于對(duì)整個(gè)芯片進(jìn)行局部仿真，ALSIM_TA更著重于分析芯片的全局噪聲情況，其主要工作在兩種模式下，F(xiàn)loorplan（可以在設(shè)計(jì)的早期來(lái)運(yùn)行，為設(shè)計(jì)的布局提供指導(dǎo)，有效地減少Iteration） 和FinalAnalysis（當(dāng)設(shè)計(jì)已基本成型時(shí)，基于規(guī)劃好的電源網(wǎng)絡(luò)，封裝的寄生參數(shù)，準(zhǔn)確的電流波形和頻率信息，這時(shí)ALSIM_TA就可以進(jìn)行更為精確的噪聲分析。）分析流程可以簡(jiǎn)單歸納為以下幾個(gè)步驟：一、建立電流模型；二、建立電源網(wǎng)絡(luò)分布模型并簡(jiǎn)化；三、將各模型和封裝參數(shù)結(jié)合，進(jìn)行暫態(tài)仿真分析。仿真過(guò)程中使用了芯片的封裝模型，片上電源網(wǎng)絡(luò)模型和代表各種邏輯電路翻轉(zhuǎn)的電流波形。通過(guò)ALSIM_TA仿真可以得到整個(gè)芯片電源噪聲峰峰值，動(dòng)態(tài)壓降等信息在芯片上的分布情況，并以二維圖形直觀地顯示（如圖2所示）。ALSIM_TA的結(jié)果可以直觀地評(píng)估芯片的布局和電源濾波方案對(duì)電源噪聲的影響。

圖2 ALSIM_TA仿真結(jié)果

根據(jù)早期的ALSIM_TA和GPM分析結(jié)果，物理設(shè)計(jì)工程師可以盡早優(yōu)化芯片布局，通過(guò)增加噪聲源和噪聲敏感的器件之間的距離，增加片上去耦電容等方式獲得較好的噪聲性能。

: