精品国产人成在线_亚洲高清无码在线观看_国产在线视频国产永久2021_国产AV综合第一页一个的一区免费影院黑人_最近中文字幕MV高清在线视频

0
  • 聊天消息
  • 系統消息
  • 評論與回復
登錄后你可以
  • 下載海量資料
  • 學習在線課程
  • 觀看技術視頻
  • 寫文章/發帖/加入社區
會員中心
創作中心

完善資料讓更多小伙伴認識你,還能領取20積分哦,立即完善>

3天內不再提示

如何設計符合要求的間距?避免串擾Allegro17.2新功能實例分析

pV4N_CadencePCB ? 來源:未知 ? 作者:易水寒 ? 2018-09-15 09:42 ? 次閱讀

“XX工,麻煩你把這組數據線的間距調大一些,我擔心串擾會比較大”

“間距我已經按照3H處理了而且布線空間也沒辦法調整了”

“這個DDR4是要跑2400M的,麻煩您調整一個合適的間距,盡量不要出問題”

但是怎樣才是合適的符合設計要求的間距,在layout工程師眼里一直都是一個玄學的命題,只能放飛想象的翅膀,而不是一個可以用數字量化的結果。就好像串擾,也是一個抽象的世界,所以每每遇到這種問題,大家就只能佛系一點啦。

對于串擾,我們可能了解是怎么產生的,以及變化的趨勢,但實際上,在遇到間距太近沒有空間調整,或者雙帶線層疊的時候,我們能做的就是盡量拉開間距,卻沒有太直觀的辦法評估多大的間距會是比較符合要求的。在沒有測試參數,沒有仿真結果的情況下,是不是只能靠拍腦袋了呢?此時,Allegro17.2中的功能——線間耦合串擾分析“duang”就適時出場。這個功能可以幫layout工程師去衡量間距和串擾之間的平衡(編者注:即評估間距對串擾的影響),用具體的參數告訴大家,怎樣的間距才是符合設計要求的。還是一樣用一個例子來說明新功能的實用性。

如下圖所示DDR3信號,工作頻率為1600Mbps,按照客戶要求設置了比較嚴格的等長要求±5mil,由于空間的影響,部分地方間距壓縮到5mil才能完成時序等長,這個間距和我們平時的設計規范是違背的(編者注:即平時的設計規范是超要求的),這種時候就需要準確的數據,用嚴謹的態度去說服客戶修改等長要求,下面我們用線間耦合串擾分析去看一下5mil的間距對于信號的影響大不大。

首先選擇Coupling Workflow,開始設置其他參數。選擇需要分析的網絡,設置耦合閾值為2%,意味著耦合率為2%以下時忽略不計。一般的遵循的規則是耦合率應該為5%以下,當耦合率高于5%以上時,信號間距就需要調整了。設置比較簡單,傻瓜式操作,對于英語渣的我而言,可以說是非常的人性化了。選擇start analysis。

結果也是通過兩種方式顯示:coupling Vision,比較直觀的一種方式,把鼠標放置在相應的線段上時,也會顯示相應的耦合系數。

另一種結果顯示方式是coupling table,數據比較清晰具體,主要關注的是最大耦合系數以及耦合系數大于5%的部分線長比例。

從上面的結果可以看到,部分網絡的耦合系數達到9.7%,串擾太大,對信號質量可能影響會比較大。但這些地方都比較短,比較容易調整,所以可以選擇適當放寬等長規則到±25mil,把間距拉開到9mil,這是可以滿足時序,調整也比較小的一種方式,結果如下圖,耦合系數均在5%以下。

這種數據讓我們在設計的時候,能夠清楚的了解到自己板子的實際情況,不需要靠想象去完成板子的修改,也有直觀的數據指導修改,修改點清晰明了,對于提升設計效率以及設計的準確性是有很大幫助的。

聲明:本文內容及配圖由入駐作者撰寫或者入駐合作網站授權轉載。文章觀點僅代表作者本人,不代表電子發燒友網立場。文章及其配圖僅供工程師學習之用,如有內容侵權或者其他違規問題,請聯系本站處理。 舉報投訴
  • DDR3
    +關注

    關注

    2

    文章

    274

    瀏覽量

    42180
  • PCB設計
    +關注

    關注

    394

    文章

    4670

    瀏覽量

    85289
  • allegro
    +關注

    關注

    42

    文章

    650

    瀏覽量

    144968
  • 串擾
    +關注

    關注

    4

    文章

    189

    瀏覽量

    26932
  • 可制造性設計

    關注

    10

    文章

    2065

    瀏覽量

    15470
  • 華秋DFM
    +關注

    關注

    20

    文章

    3493

    瀏覽量

    4376

原文標題:怎樣才是符合設計要求的線間距?——Allegro17.2新功能

文章出處:【微信號:CadencePCB,微信公眾號:CadencePCB和封裝設計】歡迎添加關注!文章轉載請注明出處。

收藏 人收藏

    評論

    相關推薦

    高速差分過孔之間的分析

    在硬件系統設計中,通常我們關注的主要發生在連接器、芯片封裝和間距比較近的平行走線之間。但在某些設計中,高速差分過孔之間也會產生較大的
    發表于 12-18 10:45 ?4665次閱讀

    信號消除方案之PCB設計IDA Crosstalk分析功能

    本文將透過設計實例詳解如何使用Allegro? PCB Designer 中的IDA (In-Design Analysis, 設計同步分析) Crosstalk分析
    發表于 11-12 17:33 ?3353次閱讀
    信號<b class='flag-5'>串</b><b class='flag-5'>擾</b>消除方案之PCB設計IDA Crosstalk<b class='flag-5'>分析</b><b class='flag-5'>功能</b>

    PCB設計與-真實世界的(下)

    作者:一博科技SI工程師陳德恒3. 仿真實例在ADS軟件中構建如下電路: 圖2圖2為微帶線的近端仿真圖,經過Allegro中的Transmission line Calculato
    發表于 10-21 09:52

    高速差分過孔之間的分析及優化

    在硬件系統設計中,通常我們關注的主要發生在連接器、芯片封裝和間距比較近的平行走線之間。但在某些設計中,高速差分過孔之間也會產生較大的
    發表于 09-04 14:48

    間距QFN封裝PCB設計抑制問題分析與優化

    。對于8Gbps及以上的高速應用更應該注意避免此類問題,為高速數字傳輸鏈路提供更多裕量。本文針對PCB設計中由小間距QFN封裝引入的抑制方法進行了仿真
    發表于 09-11 11:50

    請問allegro17.2 win10系統破解時出現下圖問題怎么解決?

    請問allegro17.2,win10系統破解的時候出現這個怎么
    發表于 03-15 06:53

    怎樣才是合適的線間距?用實際案例來解答!

    合適的。在沒有測試參數,沒有仿真結果的情況下,是不是只能靠拍腦袋了呢?此時,Allegro17.2中的功能——線間耦合分析“duang”
    發表于 07-11 13:36

    什么是小間距QFN封裝PCB設計抑制?

    。對于8Gbps及以上的高速應用更應該注意避免此類問題,為高速數字傳輸鏈路提供更多裕量。本文針對PCB設計中由小間距QFN封裝引入的抑制方法進行了仿真
    發表于 07-30 08:03

    高速差分過孔產生的情況仿真分析

    數值比較接近。從圖4中的仿真結果我們可以得出在上述實例中差分過孔間的起主要作用。差分過孔間的優化了解了此類問題產生
    發表于 08-04 10:16

    怎么抑制PCB小間距QFN封裝引入的

    8Gbps及以上的高速應用更應該注意避免此類問題,為高速數字傳輸鏈路提供更多裕量。本文針對PCB設計中由小間距QFN封裝引入的抑制方法進行了仿真
    發表于 03-01 11:45

    allegro17.2如何建立在內層建立封裝---短路銅皮

    allegro17.2如何建立在內層建立封裝---短路銅皮,有無具體操作指導
    發表于 09-24 21:07

    間距QFN封裝PCB設計抑制分析

    間距QFN封裝PCB設計抑制分析
    發表于 11-04 09:51 ?2次下載
    小<b class='flag-5'>間距</b>QFN封裝PCB設計<b class='flag-5'>串</b><b class='flag-5'>擾</b>抑制<b class='flag-5'>分析</b>

    過孔的問題

    在硬件系統設計中,通常我們關注的主要發生在連接器、芯片封裝和間距比較近的平行走線之間。但在某些設計中,高速差分過孔之間也會產生較大的
    的頭像 發表于 11-07 11:20 ?1514次閱讀

    Allegro SI分析.zip

    AllegroSI分析
    發表于 12-30 09:19 ?0次下載

    在PCB設計中,如何避免

    在PCB設計中,如何避免? 在PCB設計中,避免是至關重要的,因為
    的頭像 發表于 02-02 15:40 ?1702次閱讀