隨著時代的發展，越來越多的技術伴著EDA工具的不斷完善以及工作的細分，從前覺得很專業的事情，現在變得門檻越來越低，閑下來的時候想想如果我依然只會畫畫原理圖，畫畫PCB，那么遲早會被更加有精力、更加專業的人替代就覺得心慌。比如五年前，我當時能夠完成一拖8的DDR3設計，在當時可以靠這個混口飯吃。然而現在你在去看，滿大街的layout工程師，他們比我有精力、比我更渴望學習、比我更加容易接受新的EDA工具和新的設計理念。因此我必需給自己找條更好的路，讓自己的技術更加豐富起來，更加有能力去解決一些在當下很多人無法解決的問題。 我覺得在未來，底層的layout也好，數字電路設計也好，基本一個普通的大專生培訓3個月就可以非常輕松的上手，毫不夸張的說，只要你懂歐姆定律，就可以實現一個平板電腦的設計，因為現在的很多功能都已經sip到了芯片內部去了，哪怕是模擬的RF部分，現在也將LNA、SWITCH等等射頻電路集成了，前端只有做個天線的阻抗匹配即可，所以你可以看到，其實技術依然在，只是越來越多的活被做芯片人干掉了，所以我以時俱進，去干一干系統集成的一個部分：如何通過芯片級的設計去解決一些板級發生的問題。

在研究挖礦機的時候，我發現了一個比較嚴峻的問題：

由于芯片的電流非常的大，傳統的芯片VCC和VSS的焊盤設計見下圖：

上圖設計，工程師一般要把DIE放置在VSS焊盤上，因此我們會看到，電流的流通路徑必然會是從VCC焊盤取電，然后通過基板在通過DIE的BALL傳遞到內核，在經過die的BALL傳導到基板在下到PAD在回到電源負極，見圖，

如果電流很小，那么我么可以不用考慮這個路徑上的阻抗導致的drop。然而BTC的芯片過電流往往會是30A以上，因此我以30A模擬仿真了下數據，可以發現一些端倪：

上圖可以看到，紅色部分為VCC焊盤下方，設置的輸入源，我們看IR-DROP可以看到，在DIE的下端明顯壓降遠遠大于上端。這就會造成一個問題：DIE下端的單元獲取到電壓會低于上端電壓，進而如果按理論VCC=0.5V供電會導致下端的計算單元的正確率低于上端，如何解決該問題呢？一個簡單的辦法就是加壓：把電壓抬高到下端能夠達到0.5V，但是這樣造成一個新問題：上端的單元供電電壓偏高進而造成功耗增大。。 ^. E’ W“ |; Z$ u

以上問題，如果是一個原理工程師或者PCB工程師或者單純的substrate工程師都可能無法真正的認識到并做出改進，因為實際上對于封裝工程師而言，也許他不會意識到系統設計上的大電流給后端造成的困擾，而原理圖工程師由于不清楚封裝設計原理從而無從下手，很好，我發現我可以做這件事，因為我既懂得板級設計又懂芯片設計，應該有機會靠這個混碗飯吃。1 p& Q” \/ C3 E4 r

如何改進改辦法呢？我們還是要分析一下，用的知識點不懂，就是歐姆定律：壓降大原因是阻抗大，為什么阻抗大？是因為過電流層只有基板上的銅，而這個銅一般只有30um，在30A的電流下，催生了如此大的壓降。因此改進點就是：如何降低路徑上的阻抗。方法如下：- S4 M. P5 a2 ` {。 x8 d9 v/ j

1、基板加層。我去，太貴了。

2、基板銅厚增加，一樣，太貴了。

3、減短路徑。

我考慮了下，第三個辦法應該是可行的，如何減短路徑？我把焊盤重新調整了下：

上圖的改進點在于，我將電源的焊盤延伸下來了，由于PCB銅厚可以做的2OZ，因此可以大大減小路徑阻抗，同時由于四周都進電源，也能側面減小路徑，看一下仿真圖：

結果果然：very good！

真想做一下這個測試，可惜做一個16nm的芯片從RTL設計到板級 沒有2000萬是下不來了，遺憾沒有辦法實際來驗證一下這個結論。然而從這里有可以看到，越往芯片級的設計，越需要設計者考慮的更加的充分，做好仿真，通過理論和仿真進行對比，進而做出最優的設計，因為你再也不敢說：錯了沒事，咱在打一板不就得了。