聲明:本文內容及配圖由入駐作者撰寫或者入駐合作網站授權轉載。文章觀點僅代表作者本人,不代表電子發燒友網立場。文章及其配圖僅供工程師學習之用,如有內容侵權或者其他違規問題,請聯系本站處理。
舉報投訴
-
FPGA
+關注
關注
1626文章
21667瀏覽量
601845 -
IC
+關注
關注
36文章
5900瀏覽量
175237 -
程序
+關注
關注
116文章
3777瀏覽量
80851
發布評論請先 登錄
相關推薦
基于至簡設計法的數字時鐘設計
基于至簡設計法的數字時鐘設計明德揚科技教育有限公司官網:www.mdy-edu.com淘寶:mdy-edu.taobao.comQQ 群:97925396 數字時鐘是常見的畢業設計題目。我們做
發表于 02-15 17:32
潘文明至簡設計法之SPI接口至簡代碼設計
本帖最后由 chunfen2634 于 2017-6-22 14:31 編輯
我們的至簡設計法,綜合了運用多種科學、嚴謹的代碼設計方法,將整個設計過程完整化、規范化,令學習方法至
發表于 06-22 10:20
明德揚至簡設計法資料大全
/id_XMjgyMDEyMDc2OA==.html?spm=a2h0j.8191423.module_basic_relation.5~5!2~5~5!5~5!2~1~3~A明德揚
發表于 07-27 17:05
FPGA至簡設計法為什么這么簡單
由潘文明先生開創的IC/FPGA至簡設計法,具備劃時代的意義。這種設計方法不僅將IC/FPGA學習難度降到了最低,同時將設計過程變得簡單,并規范了代碼避免了混亂,將出錯幾率降到最低。下面我們來看
發表于 12-15 15:10
基于至簡設計法實現的PWM調制verilog
明德揚分享的調制PWM驅動LED工程,利用脈沖寬度調制調制出幾個不同寬度的脈沖來驅動LED燈,添加verilog文件即可使用。基于至簡設計法實現的PWM調制verilog.rar (281.92 KB )
發表于 01-18 06:35
基于至簡設計法的數字時鐘設計
模塊為例,講解如何使用至簡設計法來實現。數字模塊的功能,是產生6個信號,分別表示時十位、時個位、分十位、分個位、秒十位和秒個位的值。例如上述信號值依次為2、1、4、3、5、9時,則表示
發表于 07-24 09:54
明德揚獨創“至簡設計法”介紹
充分驗證。如劉晶、奚亮、李遂濤等學員畢業后,分別參與了2D至3D視頻轉換、網絡1588時鐘戳協議和WIFI芯片研發等大型項目。部分具有四、五年FPGA工作經驗的工程師,初步了解到至簡設
發表于 07-25 16:50
評論