精品国产人成在线_亚洲高清无码在线观看_国产在线视频国产永久2021_国产AV综合第一页一个的一区免费影院黑人_最近中文字幕MV高清在线视频

搜索歷史

清空
搜索熱詞
      0
      • 聊天消息
      • 系統(tǒng)消息
      • 評(píng)論與回復(fù)
      VIP于 到期 續(xù)費(fèi)
      登錄后你可以
      • 下載海量資料
      • 學(xué)習(xí)在線課程
      • 觀看技術(shù)視頻
      • 寫(xiě)文章/發(fā)帖/加入社區(qū)
      會(huì)員中心
      創(chuàng)作中心
      發(fā)布
      創(chuàng)作活動(dòng)

      完善資料讓更多小伙伴認(rèn)識(shí)你，還能領(lǐng)取20積分哦，立即完善>

      3天內(nèi)不再提示

      技術(shù) | 復(fù)雜FPGA高效設(shè)計(jì)及優(yōu)化方法

      XvwZ_gh_1a93bb3 ? 來(lái)源：YXQ ? 2019-06-27 08:44 ? 次閱讀

      隨著電子產(chǎn)品的集成性及復(fù)雜度呈指數(shù)型增長(zhǎng)，加上越來(lái)越苛刻的研發(fā)周期要求，給各種設(shè)計(jì)公司提出了難題。這其中FPGA的設(shè)計(jì)挑戰(zhàn)尤為突出。不斷增加的管腳數(shù)量，同一PCB上的多顆FPGA之間互連等等，面對(duì)這些挑戰(zhàn)如果還依照以往的手動(dòng)式設(shè)計(jì)流程，勢(shì)必會(huì)在激烈的市場(chǎng)競(jìng)爭(zhēng)中失去優(yōu)勢(shì)！Mentor公司針對(duì)這種實(shí)際應(yīng)用情況，提出了集成式管腳優(yōu)化方案，根據(jù)信號(hào)連接關(guān)系及器件位置擺放信息，自動(dòng)實(shí)現(xiàn)IO管腳優(yōu)化，在保證產(chǎn)品質(zhì)量的前提下，高效完成FPGA設(shè)計(jì)及優(yōu)化工作，在最短的時(shí)間內(nèi)使產(chǎn)品順利上市！

      4大技術(shù)優(yōu)勢(shì)：

      1 縮減設(shè)計(jì)成本：
      減少過(guò)孔數(shù)量
      節(jié)省PCB疊層數(shù)量
      減少生產(chǎn)制造迭代次數(shù)
      2 縮短設(shè)計(jì)周期：
      減少設(shè)計(jì)迭代次數(shù)
      提升FPGA布線效率
      快速優(yōu)化IO管腳，自動(dòng)生成器件symbol
      3 減少設(shè)計(jì)失誤：
      杜絕器件symbol設(shè)計(jì)失誤
      避免手動(dòng)更換IO管腳而造成的失誤
      4 提高產(chǎn)品質(zhì)量：
      減少布線長(zhǎng)度，提升信號(hào)質(zhì)量


      01

      器件創(chuàng)建

      02

      網(wǎng)絡(luò)互連

      03

      網(wǎng)絡(luò)飛線優(yōu)化

      選定網(wǎng)絡(luò)優(yōu)化

      選定FPGA網(wǎng)絡(luò)優(yōu)化

      所有網(wǎng)絡(luò)優(yōu)化

      04

      優(yōu)化后應(yīng)用

      聲明：本文內(nèi)容及配圖由入駐作者撰寫(xiě)或者入駐合作網(wǎng)站授權(quán)轉(zhuǎn)載。文章觀點(diǎn)僅代表作者本人，不代表電子發(fā)燒友網(wǎng)立場(chǎng)。文章及其配圖僅供工程師學(xué)習(xí)之用，如有內(nèi)容侵權(quán)或者其他違規(guī)問(wèn)題，請(qǐng)聯(lián)系本站處理。 舉報(bào)投訴
      • pcb
        pcb
        +關(guān)注

        關(guān)注

        4318

        文章

        23022

        瀏覽量

        396430
      • FPGA設(shè)計(jì)
        +關(guān)注

        關(guān)注

        9

        文章

        428

        瀏覽量

        26489

      原文標(biāo)題：不容錯(cuò)過(guò)的研討會(huì) | 復(fù)雜FPGA高效設(shè)計(jì)及優(yōu)化方法

      文章出處：【微信號(hào)：gh_1a93bb3ab6f3，微信公眾號(hào)：Mentor明導(dǎo)PADS】歡迎添加關(guān)注！文章轉(zhuǎn)載請(qǐng)注明出處。

      收藏 人收藏

        評(píng)論

        相關(guān)推薦

        FPGA工程師是如何實(shí)現(xiàn)復(fù)雜系統(tǒng)設(shè)計(jì)的

        為了在越來(lái)越復(fù)雜的系統(tǒng)設(shè)計(jì)中，FPGA工程師之間保持高效溝通和工作推進(jìn)，這就需要找到一個(gè)適合的設(shè)計(jì)方法論。目標(biāo)是通過(guò)在設(shè)計(jì)團(tuán)隊(duì)之間建立一個(gè)通用的方法
        發(fā)表于 07-22 09:02 ?697次閱讀
        <b class='flag-5'>FPGA</b>工程師是如何實(shí)現(xiàn)<b class='flag-5'>復(fù)雜</b>系統(tǒng)設(shè)計(jì)的

        FPGA圖書(shū)分享系列-2024.01.31

        成本具有重要意義。 設(shè)計(jì)優(yōu)化：書(shū)中對(duì)FPGA加速器的技術(shù)進(jìn)行了優(yōu)化，例如循環(huán)平鋪和轉(zhuǎn)換，并通過(guò)定量分析計(jì)算吞吐量和片內(nèi)外I/O帶寬，幫助讀者理解如何設(shè)計(jì)出更
        發(fā)表于 01-31 21:14

        優(yōu)化 FPGA HLS 設(shè)計(jì)

        減少錯(cuò)誤并更容易調(diào)試。然而，經(jīng)常出現(xiàn)的問(wèn)題是性能權(quán)衡。在高度復(fù)雜的 FPGA 設(shè)計(jì)中實(shí)現(xiàn)高性能需要手動(dòng)優(yōu)化 RTL 代碼，而這對(duì)于HLS開(kāi)發(fā)環(huán)境生成的 RTL 代碼來(lái)說(shuō)是不可能的。然而，存在一些解決方案
        發(fā)表于 08-16 19:56

        高級(jí)FPGA設(shè)計(jì) 結(jié)構(gòu)、實(shí)現(xiàn)和優(yōu)化【書(shū)籍教材】

        主要講解了fpga設(shè)計(jì)、方法和實(shí)現(xiàn)。這本書(shū)略去了不太必要的理論、推測(cè)未來(lái)的技術(shù)、過(guò)時(shí)工藝的細(xì)節(jié)，用簡(jiǎn)明、扼要的方式描述fpga中的關(guān)鍵技術(shù)。
        發(fā)表于 03-01 14:59

        FPGA實(shí)現(xiàn)直接數(shù)字頻率合成（DDS）的原理、電路結(jié)構(gòu)和優(yōu)化...

        FPGA實(shí)現(xiàn)直接數(shù)字頻率合成（DDS）的原理、電路結(jié)構(gòu)和優(yōu)化方法介紹了利用現(xiàn)場(chǎng)可編程邏輯門(mén)陣列FPGA實(shí)現(xiàn)直接數(shù)字頻率合成（DDS）的原理、電路結(jié)構(gòu)和
        發(fā)表于 08-11 18:10

        FPGA的時(shí)序優(yōu)化高級(jí)研修班

        FPGA的時(shí)序優(yōu)化高級(jí)研修班通知通過(guò)設(shè)立四大專題，幫助工程師更加深入理解FPGA時(shí)序，并掌握時(shí)序約束和優(yōu)化的方法。1.
        發(fā)表于 03-27 15:20

        FPGA技術(shù)的學(xué)習(xí)方法

        。那么究竟如何才能高效學(xué)習(xí)好FPGA技術(shù)呢？本期邀請(qǐng)到的FPGA專家梅雪松，將為大家解答FPGA有效學(xué)習(xí)
        發(fā)表于 01-11 13:58

        FPGA-PCB優(yōu)化技術(shù)降低制造成本

        的物理管腳輸出，同時(shí)還需保持設(shè)計(jì)的電氣完整性。FPGA 復(fù)雜度增加也需要高級(jí)合成技術(shù)，如此才能更快達(dá)到時(shí)序收斂，最大程度地減少設(shè)計(jì)變更的影響以及解決特定應(yīng)用要求。通過(guò)使用可選的 FPGA
        發(fā)表于 09-20 11:11

        FPGA-PCB優(yōu)化技術(shù)的意義

        的物理管腳輸出，同時(shí)還需保持設(shè)計(jì)的電氣完整性。FPGA 復(fù)雜度增加也需要高級(jí)合成技術(shù)，如此才能更快達(dá)到時(shí)序收斂，最大程度地減少設(shè)計(jì)變更的影響以及解決特定應(yīng)用要求。
        發(fā)表于 10-09 07:15

        FPGA設(shè)計(jì)應(yīng)用及優(yōu)化策略有哪些？

        EDA技術(shù)具有什么特征？FPGA是什么原理？FPGA設(shè)計(jì)應(yīng)用及優(yōu)化策略基于VHDL的FPGA系統(tǒng)行為級(jí)設(shè)計(jì)
        發(fā)表于 04-15 06:33

        海底復(fù)雜環(huán)境下機(jī)器人擺脫障礙物路徑優(yōu)化方法研究

        海底復(fù)雜環(huán)境下機(jī)器人擺脫障礙物路徑優(yōu)化方法研究_翟雁
        發(fā)表于 01-03 18:00 ?0次下載

        利用FPGA工具設(shè)置優(yōu)化FPGA HLS設(shè)計(jì)

        高層次的設(shè)計(jì)可以讓設(shè)計(jì)以更簡(jiǎn)潔的方法捕捉，從而讓錯(cuò)誤更少，調(diào)試更輕松。然而，這種方法最受詬病的是對(duì)性能的犧牲。在復(fù)雜的 FPGA 設(shè)計(jì)上實(shí)現(xiàn)高性能，往往需要手動(dòng)
        發(fā)表于 12-16 11:19 ?1579次閱讀
        利用<b class='flag-5'>FPGA</b>工具設(shè)置<b class='flag-5'>優(yōu)化</b><b class='flag-5'>FPGA</b> HLS設(shè)計(jì)

        復(fù)雜FPGA高效設(shè)計(jì)及優(yōu)化方法

        隨著電子產(chǎn)品的集成性及復(fù)雜度呈指數(shù)型增長(zhǎng)，加上越來(lái)越苛刻的研發(fā)周期要求，給各種設(shè)計(jì)公司提出了難題。
        的頭像 發(fā)表于 06-24 16:34 ?3198次閱讀
        <b class='flag-5'>復(fù)雜</b><b class='flag-5'>FPGA</b><b class='flag-5'>高效</b>設(shè)計(jì)及<b class='flag-5'>優(yōu)化</b><b class='flag-5'>方法</b>

        復(fù)雜深孔的高效加工方法！

        對(duì)復(fù)雜孔的需求不斷增長(zhǎng)，并且迫切需要縮短加工時(shí)間，這樣就促進(jìn)了現(xiàn)代深孔加工技術(shù)的發(fā)展。數(shù)十年來(lái)，深孔鉆削都是一種采用硬質(zhì)合金刀具的高效加工方法，但孔底鏜削作為瓶頸已開(kāi)始不斷顯現(xiàn)。
        的頭像 發(fā)表于 12-10 16:34 ?1108次閱讀
        <b class='flag-5'>復(fù)雜</b>深孔的<b class='flag-5'>高效</b>加工<b class='flag-5'>方法</b>！

        一種簡(jiǎn)單高效配置FPGA的方法

        本文描述了一種簡(jiǎn)單高效配置FPGA的方法，該方法利用微處理器從串行外圍接口（SPI）閃存配置FPGA設(shè)備。這種
        的頭像 發(fā)表于 10-24 14:57 ?400次閱讀
        一種簡(jiǎn)單<b class='flag-5'>高效</b>配置<b class='flag-5'>FPGA</b>的<b class='flag-5'>方法</b>