FPGA對絕大多數的人來說相對有些陌生。經常有朋友問我，你們成天搞的這個FPGA到底是什么東西？

我想很難用一兩句通俗易懂的語言解釋什么是FPGA，因為當今的FPGA已經是一個非常復雜的系統了。打個比喻來說，對于熱愛樂高的人來說FPGA設計就像搭積木，對于愛涂鴉的我來說FPGA就像是一張精密的畫布。借助賽靈思這樣的FPGA廠商提供給設計師的易用的“畫筆”，有創意的設計師就能根據需求創作自己心儀的作品。

那么這張畫布有什么好處呢？

易 用 性

對“畫家”來說，FPGA令人生畏的地方，就是只有“硬件工程師使用”的硬件可編程模式。硬件描述語言雖然硬件發展了30多年，但是由于HDL是一種用形式化的語言描述極其復雜的數字系統的，抽象級別較低，因而大大提高了編程難度，限制了FPGA的推廣和普及。其次隨著系統級FPGA和片上系統（SoC）的出現和迅速發展，FPGA開發已不再單單只是一個模塊的“編程”工作。系統設計，軟硬件協同設計變得越來越重要，這也大大提高了“準入”門檻。

然而，“山窮水復疑無路，柳暗花明又一村”，覬覦 FPGA 的優勢又苦于不會使用的軟件工程師和系統工程師們， 現在可以再次把 FPGA 開發提到日程上來了， 因為賽靈思在解決“易用性”問題上已經邁出了幾大步，其中包括：

賽靈思2012年就發布了Vivado設計套件集成環境，大大簡化了FPGA 的開發流程，使畫家的畫筆更好用更易用。

HLS （High level Synthesis，高層次綜合）工具給“畫家”提供了新的畫筆——可以直接用抽象級別更高的c/c++進行硬件編程。

SDSoC（Software Defined SoC）顧名思義，軟件定義的SoC。它賦予了系統設計極高的靈活性，將設計靈活地在PS（ARM processor）/PL（可編程邏輯）進行分配。

System Generator作為matlab/simulink的插件，使算法仿真和FPGA設計進行bit級的無縫連接。

還有最近 賽靈思最近推出的又一力作Module Composer，極大地提高了算法仿真速度，并降低了在FPGA上實現復雜算法的門檻。

當然，賽靈思新的 CEO 在3月19日剛剛發布的ACAP （自適應計算加速平臺）這個超越 FPGA 的新型產品，更是為 FPGA 在軟件和算法工程師中的普及描繪了一個美好的藍圖。

系 統 性

當今 FPGA 技術飛速發展，FPGA 早已經不是只能做 glue logic（膠合邏輯）或者 I/O 連接的硬件電路的一部分了。FPGA 越來越成為開發各種應用的系統中最核心的一部分了。除了PL（可編程邏輯），賽靈思還集成了 PS(ARM processor)，以及各種高性能的硬核。2017年，我想業內最爆炸的新聞莫過于“Xilinx公布了基于16nm工藝的Zynq UltraScale + RFSoC 產品系列”。Xilinx 將高性能的 ADC/DAC 集成在 FPGA 中，這就相當于賽靈思 FPGA 不僅提供了精密的畫布還提供了華美的邊框，用戶不再需要額外布置片外的 ADC/DAC 芯片和相應的模擬電路，就可以在數字與模擬之間自由切換。這個創舉不僅在功耗/成本/面積上帶來巨大的優勢，還給用戶（設計者）帶來了極大的方便。（FPGA工程師輕呼一口氣，終于可以扔掉惱人的 JESD 了）

功 耗

如果對某個成熟的算法或者技術，已經有某種成熟的ASIC可以滿足需求，我就不建議考慮FPGA了。因為無論是價格還是功耗，FPGA都可能略遜一籌。但是對于那些喜歡與眾不同，喜歡用差異化甩開競爭對手， 并希望自己的設計能夠與時俱進、靈活應變的開發者，FPGA就是你最佳的選擇。

隨著科技的飛速發展，技術的更新迭代，昨天成熟的技術今天可能就已經過時了，這正是可重配置的“萬能”芯片FPGA 的時代。當然， 如前所述，當今的FPGA是一個片上的系統，如果從整體系統的角度來看，FPGA在性能功耗比上無疑都有著巨大的優勢。

總之，同十年前相比，FPGA的開發和使用的難度已經大大降低了。賽靈思已經不再滿足于只向用戶提供業界最領先的“畫布”，它還提供了一整套的生態環境和解決方案，力爭使設計者玩FPGA玩出樂高的樂趣，玩出大師級畫家的精彩。 通過簡單的“插”，“拔”，使用戶更容易地完成系統級的masterpiece。