Input接口類型和約束

FPGA做Output的接口時序同樣也可以分為系統同步與源同步。在設置XDC約束時，總體思路與Input類似，只是換成要考慮下游器件的時序模型。另外，在源同步接口中，定義接口約束之前，需要用set_generated_clock先定義送出的隨路時鐘。

系統同步接口

與Input的系統同步接口一樣，FPGA做Output接口的系統同步設計，芯片間只傳遞數據信號，時鐘信號的同步完全依靠板級設計來對齊。所以設置約束時候要考慮的僅僅是下游器件的Tsu/Th和數據在板級的延時。

上圖是一個SDR上升沿采樣系統同步接口的Output約束示例。其中，-max后的數值是板級延時的最大值與下游器件的Tsu相加而得出，-min后的數值則是板級延時的最小值減去下游器件的Th而來。

源同步接口

與源同步接口的Input約束設置類似，FPGA做源同步接口的Output也有兩種方法可以設置約束。

方法一我們稱作Setup/Hold Based Method，與上述系統同步接口的設置思路基本一致，僅需要了解下游器件用來鎖存數據的觸發器的Tsu與Th值與系統板級的延時便可以設置。方法二稱作Skew Based Method，此時需要了解FPGA送出的數據相對于時鐘沿的關系，根據Skew的大小和時鐘頻率來計算如何設置 Output約束。

具體約束時可以根據不同的已知條件，選用不同的約束方式。一般而言，FPGA作為輸出接口時，數據相對時鐘的Skew關系是已知條件（或者說，把同步數據相對于時鐘沿的Skew限定在一定范圍內是設計源同步接口的目標），所以方法二更常見。

Vivado IDE的Language Templates中關于源同步輸出接口的XDC約束模板包含了以上兩種方式的設置方法。

方法一Setup/Hold Based Method

Setup/Hold Method的計算公式如下，可以看出其跟系統同步輸出接口的設置方法完全一樣。如果換成DDR方式，則可參考上一篇I/O約束方法中關于Input源同步DDR接口的約束，用 兩個可選項-clock_fall與 -add_delay來添加針對時鐘下降沿的約束值。

如果板級延時的最小值（在源同步接口中，因為時鐘與信號同步傳遞，所以板級延時常常可以視作為0）小于接收端寄存器的Th，這樣計算出的結果就會在 -min 后出現負數值，很多時候會讓人誤以為設置錯誤。其實這里的負數并不表示負的延遲，而代表最小的延遲情況下，數據是在時鐘采樣沿之后才有效。同樣的，-max后的正數，表示最大的延遲情況下，數據是在時鐘采樣沿之前就有效了。

這便是接口約束中最容易混淆的地方，請一定牢記set_output_delay中 -max/-min的定義，即時鐘采樣沿到達之前最大與最小的數據有效窗口。

如果我們在紙上畫一下接收端的波形圖，就會很容易理解：用于setup分析的 -max之后跟著正數，表示數據在時鐘采樣沿之前就到達，而用于hold分析的 -min之后跟著負數，表示數據在時鐘采樣沿之后還保持了一段時間。只有這樣才能滿足接收端用于鎖存接口數據的觸發器的Tsu和Th要求。

方法二 Skew Based Method

為了把同步數據相對于時鐘沿的Skew限定在一定范圍內，我們可以基于Skew的大小來設置源同步輸出接口的約束。此時可以不考慮下游采樣器件的Tsu與Th值。

我們可以通過波形圖來再次驗證 set_output_delay中 -max/-min的定義，即時鐘采樣沿到達之前最大與最小的數據有效窗口。

DDR接口的約束設置

DDR接口的約束稍許復雜，需要將上升沿和下降沿分別考慮和約束，以下以源同步接口為例，分別就Setup/Hold Based 方法和Skew Based方法舉例。

方法一Setup/Hold Based Method

已知條件如下：

時鐘信號 src_sync_ddr_clk的頻率： 100 MHz

隨路送出的時鐘src_sync_ddr_clk_out的頻率： 100 MHz

數據總線： src_sync_ddr_dout[3:0]

接收端的上升沿建立時間要求 ( tsu_r ) ：7 ns

接收端的上升沿保持時間要求 (thd_r ) ：3 ns

接收端的下降沿建立時間要求 (tsu_f) ：6 ns

接收端的下降沿保持時間要求 (thd_f ) ：4 ns

板級走線延時：0 ns

可以這樣計算輸出接口約束：已知條件包含接收端上升沿和下降沿的建立與保持時間要求，所以可以分別獨立計算。上升沿采樣數據的 -max 是板級延時的最大值加上接收端的上升沿建立時間要求（tsu_r），對應的-min 就應該是板級延時的最小值減去接收端的上升沿保持時間要求（thd_r）；下降沿采樣數據的 -max 是板級延時的最大值加上接收端的下降沿建立時間要求（tsu_f），對應的-min 就應該是板級延時的最小值減去接收端的下降沿保持時間要求（thd_f）。

所以最終寫入XDC的Output約束應該如下所示：

方法二 Skew Based Method

已知條件如下：

時鐘信號 src_sync_ddr_clk的頻率： 100 MHz

隨路送出的時鐘src_sync_ddr_clk_out的頻率： 100 MHz

數據總線： src_sync_ddr_dout[3:0]

上升沿之前的數據skew ( bre_skew ) ：4 ns

上升沿之后的數據skew ( are_skew ) ：6 ns

下降沿之前的數據skew ( bfe_skew ) ：7 ns

下降沿之后的數據skew ( afe_skew ) ：2 ns

可以這樣計算輸出接口約束：時鐘的周期是10ns，因為是DDR方式，所以數據實際的采樣周期是時鐘周期的一半；上升沿采樣的數據的 -max 應該是采樣周期減去這個數據的發送沿（下降沿）之后的數據skew即afe_skew，而對應的-min 就應該是上升沿之前的數據skew值bre_skew ；同理，下降沿采樣數據的 -max 應該是采樣周期減去這個數據的發送沿（上升沿）之后的數據skew值are_skew，而對應的-min 就應該是下降沿之前的數據skew值bfe_skew 。

所以最終寫入XDC的Output約束應該如下所示：

對以上兩種方法稍作總結，就會發現在設置DDR源同步輸出接口時，送出的數據是中心對齊的情況下，用Setup/Hold Based 方法來寫約束比較容易，而如果是邊沿對齊的情況，則推薦使用Skew Based方法來寫約束。

在Vivado中設置接口約束

FPGA的接口約束種類多變，遠非一篇短文可以完全覆蓋。在具體設計中，建議用戶參照Vivado IDE的Language Templates 。其中關于接口約束的例子有很多，而且也是按照本文所述的各種分類方法分別列出。

具體使用時，可以在列表中找到對應的接口類型，按照模板所示調整成自己設計中的數據，然后可以方便地計算出實際的約束值，并應用到FPGA工程中去。

自2014.1版開始，Vivado還提供一個Constraints Wizard可供用戶使用。只需打開綜合后的設計，然后啟動Wizard，工具便可以根據讀到的網表和設計中已有的XDC時序約束（也可以任何約束都不加而開始用Wizard）一步步指引用戶如何添加Timing約束，包括時鐘、I/O 以及時序例外約束等等。

Constraints Wizard的調出方法和界面如下圖所示。

UCF與XDC的區別

《XDC約束技巧》開篇描述XDC基礎語法時候曾經提到過設置接口約束時UCF與XDC的區別，簡單來講，UCF是原生的FPGA約束，所以分析問題的視角是FPGA本身，而XDC則是從系統設計的全局角度來分析和設置接口約束。

以最基礎的SDR系統同步接口來舉例。輸入側的設置，UCF用的是OFFSET = IN，而XDC則是set_input_delay 。

輸出側的設置，UCF用的是OFFSET =OUT，而XDC則是set_output_delay 。

如果需要從舊設計的UCF約束轉到XDC約束，可以參考上述例子。以一個采樣周期來看，UCF中與XDC中設置的接口約束值加起來正好等于一個周期的值。