本文為大家?guī)?lái)五款五人表決器電路設(shè)計(jì)方案。

五人表決器電路設(shè)計(jì)方案一：基于74LS151設(shè)計(jì)的五人表決器電路

系統(tǒng)原理

五人表決器，只要贊成人數(shù)大于或等于三，則表決通過(guò)。因此，只需將每位表決人的結(jié)果相加，判斷結(jié)果值。設(shè)五個(gè)開(kāi)關(guān)A、B、C、D、E作為表決器的五個(gè)輸入變量，輸入變量為邏輯“1”時(shí)，表示表決者“贊成”，紅燈亮；輸入變量為“0”時(shí)，表示表決者“不贊成”，紅燈不亮；輸出邏輯“1”時(shí)，表示表決“通過(guò)”，綠燈亮；輸出邏輯“0”時(shí)，表示表決“不通過(guò)”，綠燈不亮；當(dāng)表決器的五個(gè)輸入變量中有3個(gè)以上（含3個(gè)）為“1”時(shí)，則表決器輸出為“1”，此時(shí)綠燈就亮了。

真值表

如果綠燈亮了，則表示表決通過(guò)，若綠燈不亮了，表示不通過(guò)。

電路設(shè)計(jì)

原理圖

五人表決器電路設(shè)計(jì)方案二：verilog 五人表決器

程序設(shè)計(jì)

module vote5（a，b，c，d，e，f）;

input a，b，c，d，e;

output f; reg f;

reg［2:0］ count1;

initial count1=0;

always@（a，b，c，d，e）

begin

count1《=a+b+c+d+e;

f=count1《3？0:1;

end

endmodule

測(cè)試程序

module test;

reg a;

reg b;

reg c;

reg d;

reg e;

wire f;

vote5 uut （

.a（a），

.b（b），

.c（c），

.d（d），

.e（e），

.f（f） ）;

initial begin

a = 0;

b = 0;

c = 0;

d = 0;

e = 0;

#100

a = 1;

b = 0;

c = 0;

d = 0;

e = 0;

#100

a = 1;

b = 1;

c = 0;

d = 0;

e = 0;

#100

a = 1;

b = 1;

c = 1;

d = 0;

e = 0;

#100

a = 1;

b = 1;

c = 1;

d = 1;

e = 0;

#100

a = 1;

b = 1;

c = 1;

d = 1;

e = 1;

end

endmodule

仿真圖