關鍵詞：TQ6122 數模轉化 ECL

１　引言

ＴＱ６１２２是一種高速數模轉換器芯片。它具有８位數據位和很高的轉換速度(可達到１ＧＳａ／ｓ)，可廣泛用于直接數字頻率合成、高速任意波形發生器、寬帶視頻信號生成、高清晰度顯示器象素生成等方面。該芯片設計使用靈活方便，只需合理搭配一、二塊集成電路和少量的外圍電路，即可構成一個完整且性能很高的數摸轉換器。

２　芯片結構及引腳說明

２．１ ＴＱ６１２２的結構特點

ＴＱ６１２２主要由鎖存器、編碼器、延時器、電流源陣列、Ｒ＿２Ｒ電阻網絡等電路組成。其內部功能結構如圖１所示。其主要特性如下：

●數模轉換速率高達１ＧＳａ／ｓ；

●數字數據位為８位；

●具有１ＧＨｚ的模擬信號帶寬；

●輸出可直接作為射頻的前端；

●采用４４腳ＱＦＰ封裝；

●時鐘輸入采用差分ＥＣＬ電平標準?數據輸入采用單端ＥＣＬ電平標準；

●工作溫度范圍為－２０～８５℃；

●標稱功耗為１．３Ｗ；

●無雜散動態范圍(ＳＦＤＲ)不小于４５ｄＢｃ。

２．２ ＴＱ６１２２的引腳功能

ＴＱ６１２２的引腳排列圖如圖２所示。各引腳的說明如下（括號中的數字為引腳號）：

ＶＳＳ（１、１１、１２、３３、３４、４４）：－５Ｖ數字電源輸入端?

ＶＡＡ（２２、２３）：－５Ｖ模擬電源輸入端?

ＤＧＮＤ（６、２８、３７、４０）：數字地?

ＡＧＮＤ（１３、１４、１５、１８）：模擬地。

ＢＬＡＮＫ（５）：該端置高且下降延到達時，內部數據位都被置高。

ＳＥＬＡ（７）：置高時選擇Ａ端數據輸入，置低時選擇Ｂ端數據輸入。

Ａ０～Ａ８(２６、２７等３６):數字信號輸入端，Ａ７為數據最高位，Ａ０為數據最低位。

Ｂ０、…… Ｂ７(３８等):數字信號輸入端，Ｂ７為數據最高位，Ｂ０為數據最低位。

ＣＬＯＣＫ、 ＣＬＯＣＫ（９、１０）：差分時鐘輸入端。

ＶＯＵＴ、ＶＯＵＴ（１６、１７）：模擬信號輸出端，為差分信號。

ＢＬＡＮＫ ＤＩＳＡＢＬＥ（１９）：如果需要用ＢＬＡＮＫ端，則連到ＶＡＡ端，若不需要，則連到ＡＧＮＤ。

ＩＲＥＦ（２４）：輸入參考電流，直接連接到模擬地，是開關陣列的虛擬電流源。

ＶＳＥＮＳＥ（２０）：輸出判斷電壓，芯片正常工作時有輸出，且ＶＳＥＮＳＥ＝－４．２Ｖ。

ＶＲＥＦ（２１）：電壓基準輸入端，一般在其ＶＲＥＦ＝－４Ｖ時，輸出的模擬信號峰值為１Ｖ。

ＥＣＬＲＥＦ（２５）：可選的ＥＣＬ電平參考電壓，當數據和時鐘為ＥＣＬ電平時，該腳可不接，此時芯片內部產生電壓為－１．３Ｖ。

３　ＴＱ６１２２的典型應用

這里僅以ＴＱ６１２２芯片在背景信號發生器的應用為例，介紹ＴＱ６１２２在工程實踐中的應用。ＴＱ６１２２輸入的數字信號要嚴格同步，這樣才能保證Ｄ／Ａ轉換器輸出的準確性和精度，８位數據位的同步可通過時延控制芯片來調整。ＴＱ６１２２模擬信號輸出電壓可通過負載進行調解，一般可選取典型值為５０Ω。

本設計中，Ｄ／Ａ轉換器的模擬輸出為差分信號，其中正端信號作為本級的輸出送入頻率綜合器進行混頻，負端信號送到一塊檢測電路板進行本級的信號檢測，以便在沒有示波器的情況下對系統進行大致的測試。

ＴＱ６１２２的使用非常靈活方便，它只需一塊電壓基準芯片和一塊運算放大器以及少量的外圍電路即可。這兩塊集成電路的主要用途是為數摸轉換芯片產生參考電壓。具體電路如圖３所示。

在圖３中參考電壓的精度、穩定度和抖動對產生的模擬信號精度、穩定度和抖動有很大的影響。ＭＣ１４０３是ＯＮＳＥＭＩ公司生產的電壓基準芯片，該芯片的性能完全可以滿足ＴＱ６１２２對參考電壓的要求。電壓基準ＭＣ１４０３的輸出與芯片的反饋輸出Ｖｓｅｎｓｅ通過運算放大器ＭＣ３４０７１構成的負反饋電路可以將ＶＲＥＦ很好的穩定在－４Ｖ，從而可進一步減小外部電源細微變化的影響，從而確保輸出模擬信號的精度和穩定度。

該Ｄ／Ａ轉換器輸出的模擬信號通過濾波電路可濾除Ｖ／ＵＨＦ波段以外的雜波信號，采用ＭＩＮＩ公司生產的ＰＬＰ－９０低通濾波器可抑制６０ｄＢ以上的帶外雜波。ＰＬＰ－９０是一種高性能的低通濾波器，９０ＭＨｚ以下的信號均可通過。

４　應用中的幾個問題

所有的電源穩壓模塊的輸入輸出都要通過三重濾波，以分別濾除高頻、中頻和低頻三重雜波，保證電源不帶任何干擾，同時在芯片電源輸入時，要進行電源去耦。另外，模擬電源、數字電源、時鐘電源都要采用０．０１μＦ的電容來對各自的地進行旁路去耦。去耦電容應盡量靠近芯片電源的輸入端，最好采用表面貼裝元件以減小引線帶來的干擾，且電容和芯片應在同一層面上，以減少寄生電感和電容。

數字地、模擬地、時鐘地應分別連接，以減少相互間的干擾。數字地、模擬地、時鐘地在電源輸入端可采用磁珠進行單點連接，以避免各地間的相互干擾。此外，模擬電源、數字電源在電源接入端也必須用磁珠進行隔離，以避免電源間的干擾。

根據分布參數的網絡理論，高速電路與其連線間的相互作用是決定性因素，在系統設計時不能忽略。隨著門傳輸速度的提高，在信號線上的反射有可能相應增加，相鄰信號線之間的串擾也將成比例地增加。為了解決反射和串擾問題，在ＥＣＬ電路的 系統設計中，一般采用傳輸線阻抗匹配（端接）法和屏蔽隔離等來使傳輸信號的完整性得到保證。常用的端接方法有并聯(５０Ω接到－２Ｖ)、串聯（５０Ω接到ＶＥＥ）、組合（８２Ω接到ＶＣＣ,１３０Ω接到ＶＥＥ）三種。在設計時應特別注意：不要使Ｄ／Ａ轉換板上的信號速率太高，同時信號種類也比較多，因此，筆者設計時采用了四層板來對重要信號線進行屏蔽，從而減少了信號間的串擾。其中上下兩層走微帶線并嚴格控制阻抗匹配。高速數字信號端在連接時不能單純采用主動并行端接技術，否則不能保證高速信號的完整性，因而要對主動并行端接技術進行改進，并應對偏移電壓進行電源濾波。此板中的偏移電壓為－２Ｖ，設計時應在－２Ｖ電源的端接處加一個０．０１μＦ的濾波電容,以保證高速信號不受板中時鐘的干擾，從而保證輸出模擬信號的準確度。