? 基本單元是最基礎的存儲器器件，并在特定的情況下發揮著重要的作用。但是，如果在一個基本單元上再加上兩個邏輯門，那么就可以構造出更有用的存儲器器件，該器件就稱為D鎖存器。

　　D鎖存器使用基本單元作為存儲部件，但它只允許在時序控制信號有效時才能改變（或編程）存儲器存儲的邏輯值。因此，D鎖存器有兩個輸入時序控制信號和數據輸入。

　　時序控制信號，通常也稱為“門信號”，或“時鐘”，或是“鎖存使能”，主要用于同步新數據何時可以寫入存儲器，何時不能寫入。如下圖左圖所示，可以看出當門信號無效時，S和R信號為1且輸出Q由存儲在基本單元反饋回路的值決定（所以Q就是存儲的邏輯值）。再看右圖，可以看出當門信號有效時，D（數據）輸入將S和R驅動到各自相反的電平，從而在基本單元中強制了一個置位或復位操作。通過組合時序信號和數據輸入信號來強制基本單元的置位或復位操作，我們就構造出了一個非常有用的存儲器器件。D鎖存器已經廣泛使用在所有類型的現代數字電路中了。

　　如下圖所示為D鎖存器時序方框圖。注意，當門信號有效時，輸出Q只是簡單的“跟隨”輸入。但是當門信號無效時，輸出“記住”了門信號下降沿時的D值。

　　d鎖存器時序方框圖

　　1、 在G有效前，Q未定義；Q有效時，Q得到D的值

　　2、 G無效而D有效，Q不改變

　　3、 D和G都有效；Q得到D的值

　　4、 G下降沿；Q存儲了D值

　　5、 D下降沿，而G無效，Q值不改變

　　6、 G有效，Q得到D值

　　7、 G有效時，Q跟隨D值

　　左右可用的存儲器器件都至少有兩個輸入-一個是需要存儲的數據輸入，還有一個是時序控制輸入以定義數據信號存儲的確切時間。如圖所示，存儲器器件的當前輸出稱為“當前狀態”，而輸入稱為“下一狀態”。這是因為輸入定義了下一個時序控制信號有效時的存儲值。在D鎖存器中，只要時序控制信號有效，那么當前狀態和下一狀態是完全相同的。而D觸發器在本質上修改了D鎖存器這一功能：即下一狀態（D輸入）只能在時序信號的沿（信號轉換時）上才能被寫入到存儲器中。

　　D觸發器（DFF）是最基本的存儲器件。DFF一般有三個輸入：定義下一狀態的數據輸入；告訴觸發器何時存儲輸入數據的時序控制輸入；以及產生存儲器復位到0而不考慮其它兩個輸入的復位輸入。DFF中的“D”來自data input；因此，觸發器也可稱為數據觸發器。時序控制輸入，稱為“時鐘”，用于同步新數據何時可以寫入存儲器，而何時又不可以寫入。時鐘信號一般是一個方波并以某一頻率規則的重復。當有一個有效時鐘沿時，DFF記錄（寄存）下新數據-有效沿既可以是上升沿，也可以是下降沿。上升沿觸發（RET）的DFF符號使用一個小三角來表示該觸發器是邊沿觸發的；下降沿觸發（FET）的DFF符號也用一個小三角表示，但要在表示觸發器方框的外面，小三角的旁邊加一個小圓圈（就像是其它那些低有效輸入的符號）。如下圖所示的時序圖表明了RET DFF的行為特性。注意，輸出Q只在時鐘有效邊沿上改變，且復位信號可以強制輸出為0，而與其它兩個輸入信號無關。

　　由于存在基本單元，D觸發器和D鎖存器在其輸入同時改變時，都有可能進入亞穩定態。在D鎖存器中，當控制信號無效時，數據必須是穩定的。在D觸發器中，當時鐘沿出現時，該沿之前或之后很短時間內，數據輸入必須是穩定的。如果在時鐘沿上輸入數據不穩定，那么一個亞穩定態就有可能隨著時鐘節拍進入了存儲器單元中。如果這種情況發生，存儲器單元可能不能夠立即解決問題并進入到低電平或高電平上，那么就有可能振蕩一段時間。因此，當使用沿觸發器設計電路時，一定要保證在時鐘沿到來之前和之后一段時間內，輸入數據是穩定的（即我們知道的建立時間和保持時間）。建立時間和保持時間在幾十皮秒（單片集成IC設計中）到幾納秒（分立邏輯芯片設計中）之間不等。

　　基本D觸發器的原理圖如右圖所示。在不同的參考中各原理圖都會稍有不同，但只要是DFF，那么其行為特性就一定相同。

　　d鎖存器邏輯圖

　　8位鎖存器74LS373的邏輯圖見圖所示。其中使能端G加入CP信號，D為數據信號。輸出控制信號為0時，鎖存器的數據通過三態門進行輸出。