testbench是一種驗證的手段。首先，任何設計都是會有輸入輸出的。但是在軟環境中沒有激勵輸入，也不會對你設計的輸出正確性進行評估。那么此時便有一種，模擬實際環境的輸入激勵和輸出校驗的一種“虛擬平臺”的產生。在這個平臺上你可以對你的設計從軟件層面上進行分析和校驗，這個就是testbench的含義。

　　testbench怎么寫

　　一個最基本的Testbench包含三個部分，信號定義、模塊接口和功能代碼。借用一下特權同學總結的編寫Testbench的三個基本步驟：

　　1、對被測試設計的頂層接口進行例化;

　　2、給被測試設計的輸入接口添加激勵;

　　3、判斷被測試設計的輸出相應是否滿足設計要求。

　　逐步解決編寫Testbench的這三點：

　　首先“對被測試設計的頂層接口進行例化”，這一步相對比較簡單，例化就是，但端口多時也夠喝一壺的，而且要分wire、reg，有時會弄錯，別難過，其實可以偷個懶，通過Quartus II自動生成一個Testbench的模板，選擇Processing -》 Start -》 Start Test Bench Template Writer，等待完成后打開剛才生成的Testbench，默認是保存在simulation\Modelsim文件夾下的.vt格式文件。這一步就不多講了，偷懶就挺好。

　　其次“給被測試設計的輸入接口添加激勵”，一般時序設計必然涉及到最基本的兩個信號——clk、rst_n（時鐘、復位），肯定有童鞋會講可以沒有rst_n，是可以沒有，但何必呢，讓代碼更健壯一點不很好嘛，別鉆牛角尖。下面攻克clk、rst_n的寫法：

　　首先先講一下timescale，因為想要進行仿真首先要規定時間單位，而且最好在Testbench里面統一規定時間單位，而不要在工程代碼里定義，因為不同的模塊如果時間單位不同可能會為仿真帶來一些問題，而timescale本身對綜合也就是實際電路沒有影響。 `timescale 1ns/ 1ps表示仿真的單位時間為1ns，精度為1ps。

　　

　　上述三種代碼的目的就是產生系統時鐘，給clk一個初值后，不斷重復執行：每10ns翻轉一次clk，從而生成一個周期為20ns，頻率50MHz的方波信號。第一、二種基本類似，第三種比較簡單，少了一個initial，放在了always里初始化。

　　三種方法都無一例外地給clk賦了初值，因為信號的缺省值為Z，如果不賦初值，則反相后還是Z，時鐘就一直處于高阻Z狀態。小編同學一般選中第一種，看個人喜歡。

　　根據復位方式的不同，rst_n一般有兩種寫法：

　　

　　上述兩種代碼的目的基本都是延時復位，但一個異步復位，一個同步復位，用途不同，小編同學一般使用異步復位。

　　最后“判斷被測試設計的輸出相應是否滿足設計要求”。首先介紹最常用的兩個系統任務函數$stop和$finish。$stop代表暫停仿真后返回軟件操作主窗口，將控制權交給user;$finish代表終止仿真后關閉軟件操作主窗口。其他任務函數如$monitor、$display 、$time、$fwrite等也比較重要，用到的時候再一一介紹。為直觀介紹，使用一個例程來描述，下面是加法器的RTL代碼及Testbench：

　　

?

　　

　　注意了clk、rst_n后，其他端口根據需要相應加測試信號即可，然后把RTL代碼及Testbench添加到Modelsim仿真觀察輸出波形等，以驗證RTL代碼的正確與否，若與預期相符則驗證結束，反之則修改代碼至與預期相符。

　　好了，Testbench就寫到這里，但沒有結束，實踐是檢驗真理的唯一標準，下一篇將結合Modelsim，以可視化的方式繼續探討Testbench，深入了解仿真的意義。

　　testbench經典教程VHDL

　　library ieee;

　　use ieee.std_logic_1164.all;

　　use ieee.std_logic_arith.all;

　　--use ieee.std_logic_unsigned.all;

　　entity cnt6 is

　　port

　　（clr，en，clk ：in std_logic;

　　q ：out std_logic_vector（2 downto 0）

　　）;

　　end entity;

　　architecture rtl of cnt6 is

　　signal tmp ：std_logic_vector（2 downto 0）;

　　begin

　　process（clk）

　　-- variable q6:integer;

　　begin

　　if（clk‘event and clk=’1‘） then

　　if（clr=’0‘）then

　　tmp《=“000”;

　　elsif（en=’1‘） then

　　if（tmp=“101”）then

　　tmp《=“000”;

　　else

　　tmp《=unsigned（tmp）+’1‘;

　　end if;

　　end if;

　　end if;

　　q《=tmp;

　　-- qa《=q（0）;

　　-- qb《=q（1）;

　　-- qc《=q（2）;

　　end process;

　　end rtl;

　　六進制計數器testbench的代碼

　　library ieee;

　　use ieee.std_logic_1164.all;

　　entity cnt6_tb is

　　end cnt6_tb;

　　architecture rtl of cnt6_tb is

　　component cnt6

　　port（

　　clr，en，clk ：in std_logic;

　　q ：out std_logic_vector（2 downto 0）

　　）;

　　end component;

　　signal clr ：std_logic：=‘0’;

　　signal en ：std_logic：=‘0’;

　　signal clk ：std_logic：=‘0’;

　　signal q ：std_logic_vector（2 downto 0）;

　　constant clk_period ：time ：=20 ns;

　　begin

　　instant:cnt6 port map

　　（

　　clk=》clk，en=》en，clr=》clr，q=》q

　　）;

　　clk_gen:process

　　begin

　　wait for clk_period/2;

　　clk《=‘1’;

　　wait for clk_period/2;

　　clk《=‘0’;

　　end process;

　　clr_gen:process

　　begin

　　clr《=‘0’;

　　wait for 30 ns;

　　clr《=‘1’;

　　wait;

　　end process;

　　en_gen:process

　　begin

　　en《=‘0’;

　　wait for 50ns;

　　en《=‘1’;

　　wait;

　　end process;

　　end rtl;

　　其實testbench也有自己固定的一套格式，總結如下：

　　--測試平臺文件（testbench）的基本結構

　　library ieee;

　　use ieee.std_logic_1164.all;

　　entity test_bench is --測試平臺文件的空實體（不需要端口定義）

　　end test_bench;

　　architecture tb_behavior of test_bench is

　　component entity_under_test --被測試元件的聲明

　　port（

　　list-of-ports-theri-types-and-modes

　　）;

　　end component;

　　begin

　　instantiation:entity_under_test port map

　　（

　　port-associations

　　）;

　　process（） --產生時鐘信號

　　……

　　end process;

　　process（） --產生激勵源

　　……

　　end process;

　　end tb_behavior;

　　-------------------------------------------------------------------

　　--簡單計數程序源碼

　　library ieee;

　　use ieee.std_logic_1164.all;

　　use ieee.std_logic_unsigned.all;

　　use ieee.std_logic_unsigned.all;

　　entity sim_counter is

　　port（

　　clk ：in std_logic;

　　reset ：in std_logic;

　　count ：out std_logic_vector（3 downto 0）

　　）;

　　end entity;

　　architecture behavioral of sim_counter is

　　signal temp ：std_logic_vector（3 downto 0）;

　　begin

　　process（clk，reset）

　　begin

　　if reset=‘1’ then

　　temp《=“0000”;

　　elsif clk‘event and clk=’1‘ then

　　temp《=temp+1;

　　end if;

　　end process;

　　count《=temp;

　　end behavioral;

　　-------------------------------------------------------------------

　　--簡單計數程序，測試文件代碼（testbench）

　　library ieee;

　　use ieee.std_logic_1164.all;

　　use ieee.std_logic_unsigned.all;

　　use ieee.numeric_std.all;

　　entity counter_tb_vhd is --測試平臺實體

　　end counter_tb_vhd;

　　architecture behavior of counter_tb_vhd is

　　--被測試元件（DUT）的聲明

　　component sim_counter

　　port（

　　clk ：in std_logic;

　　reset ：in std_logic;

　　count ：out std_logic_vector（3 downto 0）

　　）;

　　end component;

　　--輸入信號

　　signal clk:std_logic：=’0‘;

　　signal reset ：std_logic：=’0‘;

　　--輸出信號

　　signal count ：std_logic_vector（3 downto 0）;

　　constant clk_period ：time ：=20 ns; --時鐘周期的定義

　　begin

　　dut:sim_counter port map（

　　clk=》clk，reset=》reset，counter=》counter

　　）;

　　clk_gen:process

　　begin

　　clk=’1‘;

　　wait for clk_period/2;

　　clk=’0‘;

　　wait for clk_period/2;

　　end process;

　　tb:process --激勵信號

　　begin

　　wait for 20 ns;

　　reset《=’1‘;

　　wait for 20 ns;

　　reset《=’0‘;

　　wait for 200 ns;

　　wait; --will wait forever;

　　end process;

　　end;

　　--激勵信號的產生方式

　　--1.以一定的離散時間間隔產生激勵信號的波形

　　--2.基于實體的狀態產生激勵信號，也就是說基于實體的輸出響應產生激勵信號

　　--兩種常用的復位信號

　　--1.周期性的激勵信號，如時鐘

　　--2.時序變化的激勵型號，如復位

　　--eg.產生不對稱時鐘信號

　　w_clk《=’0‘ after period/4 when w_clk=’1‘ else

　　’1‘ after 3*period/4 when w_clk=’0‘ else

　　’0‘;

　　--eg.產生堆成時鐘信號，process語句

　　clk_gen1:process

　　constan clk_period ：= 40 ns;

　　begin

　　clk=’1‘;

　　wait for clk_period/2;

　　clk=’0‘;

　　wait for clk_period/2;

　　end process;

　　如果自己不想寫這些testbench的這些固定格式，可以在SIE里自動生成testbench文件的模板

　　步驟：New Surce -》 VHDL Test Bench， 然后才會生成testbench

　　自動生成的testbench模板格式如下：

　　-- Copyright （C） 1991-2008 Altera Corporation

　　-- Your use of Altera Corporation‘s design tools， logic functions

　　-- and other software and tools， and its AMPP partner logic

　　-- functions， and any output files from any of the foregoing

　　-- （including device programming or simulation files）， and any

　　-- associated documentation or information are expressly subject

　　-- to the terms and conditions of the Altera Program License

　　-- Subscription Agreement， Altera MegaCore Function License

　　-- Agreement， or other applicable license agreement， including，

　　-- without limitation， that your use is for the sole purpose of

　　-- programming logic devices manufactured by Altera and sold by

　　-- Altera or its authorized distributors. Please refer to the

　　-- applicable agreement for further details.

　　-- ***************************************************************************

　　-- This file contains a Vhdl test bench template that is freely editable to

　　-- suit user’s needs .Comments are provided in each section to help the user

　　-- fill out necessary details.

　　-- ***************************************************************************

　　-- Generated on “03/13/2011 20:05:04”

　　-- Vhdl Test Bench template for design ： cnt6

　　--

　　-- Simulation tool ： ModelSim （VHDL）

　　--

　　LIBRARY ieee;

　　USE ieee.std_logic_1164.all;

　　ENTITY cnt6_vhd_tst IS

　　END cnt6_vhd_tst;

　　ARCHITECTURE cnt6_arch OF cnt6_vhd_tst IS

　　-- constants

　　-- signals

　　SIGNAL clk ： STD_LOGIC;

　　SIGNAL clr ： STD_LOGIC;

　　SIGNAL en ： STD_LOGIC;

　　SIGNAL q ： STD_LOGIC_VECTOR（2 DOWNTO 0）;

　　COMPONENT cnt6

　　PORT （

　　clk ： IN STD_LOGIC;

　　clr ： IN STD_LOGIC;

　　en ： IN STD_LOGIC;

　　q ： OUT STD_LOGIC_VECTOR（2 DOWNTO 0）

　　）;

　　END COMPONENT;

　　BEGIN

　　i1 ： cnt6

　　PORT MAP （

　　-- list connections between master ports and signals

　　clk =》 clk，

　　clr =》 clr，

　　en =》 en，

　　q =》 q

　　）;

　　init ： PROCESS

　　-- variable declarations

　　BEGIN

　　-- code that executes only once

　　WAIT;

　　END PROCESS init;

　　always ： PROCESS

　　-- optional sensitivity list

　　-- （ ）

　　-- variable declarations

　　BEGIN

　　-- code executes for every event on sensitivity list

　　WAIT;

　　END PROCESS always;

　　END cnt6_arch;