為什么添加多個處理單元和內存后會引發那么多問題。

單顆芯片或一個封裝內集成了各種各樣的處理器和本地內存，使得對這些器件的測試和驗證變得愈加困難，并且無法充滿信心地簽核它們。

除了傳統的時序和時鐘域交叉問題之外，在AI、機器學習或深度學習類等新型復雜芯片中還有一些越來越難以處理的問題。這類器件可以訓練應用于特定用例的數據，從而學習獨特的行為模式。在汽車或物聯網等設計中的一些芯片還包括在線升級功能。

“異構計算在很多地方都有應用，包括人工智能、機器學習、5G、傳感器融合和高性能計算，”OneSpin Solutions總裁兼首席執行官Raik Brinkmann說。 “現在可以通過云的方式把新的算法映射到硬件中。但是，如果不解決延遲、性能和功耗問題，云計算的應用也會受限。除了功能安全性之外，您還會遇到IC完整性問題。所以，當前最大的問題是如何在設計流程中解決所有這些問題。您是在某個可編程結構上實現它還是使用異構平臺實現它？當您驗證自己的設計目標時，是進行自下而上的指標分析，還是采用自上而下的方法？能不能保證足夠的代碼覆蓋率。”

AMD異構架構

所有這些變化都帶來了一系列新的挑戰。驗證和測試對象不再是單個計算組件和內存，而是開始包含越來越多的可編程硬件、不具備可編程能力的硬件、固件以及影響面覆蓋從安全性到控制邏輯在內的所有指標的復雜軟件棧。

“我們以前從來沒有見過這么大規模的異構設計，”Cadence營銷總監Adam Sherer說。“你的計算環境本身就是異構的，分析對象又是異構設計。現在你需要應對各種不同內存、人工智能和機器學習參數、包括傳統IP在內的大量IP系列、擁有全新特征的多個處理器。使用UVM測試模式進行直接模擬的方法不再奏效了。”

有時需要使用不同的工具，但是真正的挑戰卻在于方法和流程，以及為了實現充分覆蓋需要花費多少時間和精力。

“我們發現，目前的測試方案正在向嚴格定義了區間的系統級測試轉變，”Sherer說。 “問題在于你無法真正復現現實世界的環境。還有一種替代方法是，通過壓縮測試功能，降低測試規模，以保證可以在限定的時間窗口內完成這些測試。”

因為很多芯片只是作為更大系統的一部分運行，所以它們之間還存在接口相關的問題。

不同的架構

為了處理各種特定類型的數據，芯片中集成了各類加速器和內存，使得加快驗證過程變得愈發艱難了。在面向數據中心訓練、人工智能、機器學習和深度學習等應用的芯片中，這種集成各種加速器和內存的方法變得越來越普遍，同時，該方法也逐漸滲透到汽車等安全關鍵市場以及數據中心和邊緣計算中使用的各種芯片的設計上。

這些芯片可能非常龐大而且復雜，還可能存在重大的延遲問題。驗證過程需要盡可能早開始，因為隨著設計流程的進行，工程師需要識別越來越多潛在的交互，使用一些可能并不十分熟悉的模型。

Marvell服務器處理器業務部門副總裁Gopal Hegde表示：“過去我們設計芯片時，總是把它劃分成CPU內核和內存子系統。這些都是標準組件，我們總是關注必須支持哪些接口這類問題。但是現在地址空間大得多了，如何設計流水線，信號路徑通過外部結構時對延遲有哪些影響都在考慮之列了。”

片外加速器和存儲器有多種互連標準，但是很難同時支持所有這些標準。

“業界需要在標準化的接口上實現更好的數據流動，”Hegde說。 “我們有Gen-Z和CCIX（加速器的緩存一致性接口），我們真的很想只支持一個統一的接口，但是現在還有Gen5 PCIe，接口的統一顯然很難實現了。”

還有一些報道點出了其它類似的挑戰。“我們正在推出7nm芯片，”eSilicon營銷副總裁Mike Gianfagna表示。“我們主要的關注層面是互操作性、系統級別的驗證、IP的特點以及芯片在不同電壓水平上的特性。”

恩智浦異構架構

為了解決這個問題，eSilicon為AI、網絡通信和交換開發了IP“平臺”。“這是一組我們知道可以協同工作的IP，”Gianfagna說。 “我們還針對金屬棧層開發了相應平臺，以確保器件的可測試性、工作電壓范圍和可靠性。所有IP都可以使用相同的金屬棧層，添加的所有第三方IP也可以使用金屬棧層平臺。通過這種方式，可以解決互操作性問題。我們認為這是未來的發展方向，您肯定需要可以和其它所有要素互操作的最佳IP。”