verilog語句的可綜合性說明

1.語句可綜合概念

綜合就是將HDL語言轉化成與，非，或門等等基本邏輯單元組成的門級連接。因此，可綜合語句就是能夠通過EDA工具自動轉化成硬件邏輯的語句。

讀者首先必須明確的是HDL語言不是針對硬件設計而開發的語言，只是目前被設計人員用來設計硬件。這是因為HDL語言只是硬件描述語言，并不是硬件設計語言，也就是說任何符合HDL語法標準的語句都是對硬件行為的描述，但是并不一定可以直接，簡單的對應硬件電路信息。

行為描述可以基于不同層次，如算法級，寄存器傳輸級（RTL），門級等等。目前大多數EDA工具來說，RTL級以及更低層次的才能被綜合（xilinx出了HLS工具可以實現算法級，但是并不是用的HDL語言，是C語言）。

例如要實現一個延時后計算的運算，在代碼中寫下

always@（posedge clk）

#5 a <= a+1;

這樣的代碼，這句話并沒有任何語法錯誤，仿真也會按照在5ns后實現a累加1，但是目前任何EDA軟件都沒法將他轉換成硬件電路。大家可以深層次思考其中的原因，#5的實現，在FPGA里面只能通過時鐘計數去實現，然而如果時鐘頻率并不能保證剛剛分出5ns怎么辦？最重要的是，即便5ns計數沒有任何誤差，計數完成后計算a=a+1，本質上是一個狀態機跳轉過程。第一個狀態是計數，計數滿后跳向狀態2，第二個狀態是實現a <= a+1。這些過程需要多個時鐘周期，并且需要狀態機配合，根本無法在一個時鐘周期內完成。因此，這種語句對于EDA而言，要綜合成硬件電路太抽象，無法將其轉化為硬件邏輯。

2.如何判斷語句是否可綜合

在實際設計中，EDA工具綜合結果以及相應的綜合報告是判斷語句可綜合與否的根本標準。但是實際設計中不可能每一句都去嘗試用編譯器編一下，以查看結果，因此在設計的時候就需要設計者能夠判斷這些語句能否綜合。不同廠家的編譯器可綜合的能力不同，所以可綜合的語句對于不同的編譯器而言存在略微的差異，值得慶幸的是，這些差異是極個別的，并不多，需要大家平時使用各種編譯工具的時候注意積累。

其實在可綜合與否的判斷上，人的判斷是遠強于EDA工具的。對于一段代碼，如果設計者都不能思考出一種數字電路去實現，那么EDA工具也不能，就像上面的代碼一樣。當然，也有可能是設計者經驗和知識不足，不能思考出可行的電路。例如，加法器，多路選擇器，編碼器，譯碼器是大家很熟悉的電路，所以很容易綜合出來。加法器對應代碼a <= b + c;多路選擇器對應代碼a = in ? b : c;或者if語句，編碼/譯碼器對應case語句。但是像延時語句，initial語句都不是可綜合的，因為沒有直觀的對應電路，必須要寫出更具體的代碼去實現，不然對verilog而言要幾個時鐘周期，要哪些過程都是不清楚，不可控的，這樣自然沒法綜合，有的編譯器除法也是不能直接綜合的。

此外，雖然有直觀對應電路，但是FPGA不支持的也無法綜合，不僅僅是verilog，調用的原語，IP等等FPGA硬件不支持都無法綜合，所以這也要求大家對所使用的FPGA結構很了解才能高效的寫出高質量代碼。比如，雙邊沿觸發電路，也就是上下邊沿都能打拍緩存數據的觸發器，在DDR里面可以，是可以實現的電路，但是FPGA里面沒有雙沿觸發器，所以無法綜合。再比如輸出差分LVDS，有對應的單端轉差分電路，但是如果FPGA沒有集成這個電路，那么也就沒法輸出LVDS。建議大家了解這些東西可以看公眾號里面講FPGA結構那個板塊，同時多看官方的文檔，所有器件特性在手冊上都非常清楚，最好閱讀英文原版，中文版有的資料翻譯不對容易引起誤解。

當然，最開始這樣的直觀判斷是不準確的，最終都需要EDA工具的檢驗，當讀者發現自己能夠正確判斷一段代碼是否可綜合以及為什么可綜合的時候，說明以及理解verilog HDl設計的本質。

verilog仿真特性的說明

語句的仿真特性是相對語句的可綜合特性而言的但二者并不獨立和相對。二者的區別在于可綜合語句可用于仿真，而專門面向仿真語句雖然可以述任何電路行為，但卻是不可綜合的。由于Verilog HDL語言最初就是為了完成仿真而發明的，從語法數量講，可綜合語句只是Verilog HDL語言中的一個較少的子集。從用戶開發上講，可綜合設計是最重要的，只有可綜合設計才能將用戶的思想最終實現在硬件平臺上，所有仿真語句都是驗證可綜合設計而存在的。

從概念上講，用最精簡的語句描述最復雜的硬件是硬件描述語言的本質，但不可綜合語句同樣重要。在實際中利用verilog HDL語言完成開發時，就是為了得到1個滿足的、可綜合的程序。但如何得到一個滿足功能的正確程序呢？在設計階段只能通過仿真才能得到。因此設計人員在開發功能模塊時，需要了解外圍電路特點以及二者之間是否夠協作？這就要求開發外圍電路的Verilog HDL代碼。然而外圍電路的Verilog HDL的代碼和功能模塊的Venlog HDL代碼有本質區別，這是因為在實際中，外圍電路是客觀存在的，無須重新設計，設計人員只要將其模擬出來，完成功能模塊的測試即可，因此可以用不可綜合的語句(專門用于仿真的語句)來實現，而不必管它是否能在硬件平臺上實現。在目前的電子開發行業中，VerilogHDL開發工作也因上述原因分為兩類: 一 類是可綜功能模塊開發；另一類就是專門用于測試的仿真模塊開發，都有廣闊的應用領域。對單個設計人員來講，在編 Verilog HDL程序時，首先應該明確代碼是用仿真的還是綜合的，要是用來綜合的話，就必須嚴格地使用可綜合的語句。如果代碼是用于仿真，則非常靈活，不必在意硬件實現，可以使用verilog HDL所有語句，只要能夠更好的描述電路行為。