Verilog HDL是一種硬件描述語(yǔ)言（HDL:Hardware Description Language），以文本形式來(lái)描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語(yǔ)言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。 Verilog HDL和VHDL是世界上最流行的兩種硬件描述語(yǔ)言，都是在20世紀(jì)80年代中期開(kāi)發(fā)出來(lái)的。前者由Gateway Design Automation公司（該公司于1989年被Cadence公司收購(gòu)）開(kāi)發(fā)。兩種HDL均為IEEE標(biāo)準(zhǔn)。

　　串口通信是目前比較重要的一種通信方式，主要是用于計(jì)算機(jī)和外部的通信。首先簡(jiǎn)單的介紹一下串口通信的原理：

　　串口用于ASCII碼字符的傳輸。通信使用3根線完成：（1）地線（GND），（2）發(fā)送（TXD），（3）接收（RXD）。由于串口通信是異步的，端口能夠在一根線上發(fā)送數(shù)據(jù)同時(shí)在另一根線上接收數(shù)據(jù)。其它線用于握手，但是不是必須的。串口通信最重要的參數(shù)是波特率、數(shù)據(jù)位、停止位和奇偶校驗(yàn)位。對(duì)于兩個(gè)進(jìn)行通信的端口，這些參數(shù)必須匹配： a，波特率：這是一個(gè)衡量通信速度的參數(shù)。它表示每秒鐘傳送的bit的個(gè)數(shù)。例如300波特表示每秒鐘發(fā)送300個(gè)bit。當(dāng)我們提到時(shí)鐘周期時(shí)，我們就是指波特率例如如果協(xié)議需要4800波特率，那么時(shí)鐘是4800Hz。這意味著串口通信在數(shù)據(jù)線上的采樣率為4800Hz。通常電話線的波特率為14400，28800和36600。波特率可以遠(yuǎn)遠(yuǎn)大于這些值，但是波特率和距離成反比。高波特率常常用于放置的很近的儀器間的通信，典型的例子就是GPIB設(shè)備的通信。 b，數(shù)據(jù)位：這是衡量通信中實(shí)際數(shù)據(jù)位的參數(shù)。當(dāng)計(jì)算機(jī)發(fā)送一個(gè)信息包，實(shí)際的數(shù)據(jù)不會(huì)是8位的，標(biāo)準(zhǔn)的值是5、7和8位。如何設(shè)置取決于你想傳送的信息。比如，標(biāo)準(zhǔn)的ASCII碼是0～127（7位）。擴(kuò)展的ASCII碼是0～255（8位）。如果數(shù)據(jù)使用簡(jiǎn)單的文本（標(biāo)準(zhǔn) ASCII碼），那么每個(gè)數(shù)據(jù)包使用7位數(shù)據(jù)。每個(gè)包是指一個(gè)字節(jié)，包括開(kāi)始/停止位，數(shù)據(jù)位和奇偶校驗(yàn)位。由于實(shí)際數(shù)據(jù)位取決于通信協(xié)議的選取，術(shù)語(yǔ)“包”指任何通信的情況。 c，停止位：用于表示單個(gè)包的最后一位。典型的值為1，1.5和2位。由于數(shù)據(jù)是在傳輸線上定時(shí)的，并且每一個(gè)設(shè)備有其自己的時(shí)鐘，很可能在通信中兩臺(tái)設(shè)備間出現(xiàn)了小小的不同步。因此停止位不僅僅是表示傳輸?shù)慕Y(jié)束，并且提供計(jì)算機(jī)校正時(shí)鐘同步的機(jī)會(huì)。適用于停止位的位數(shù)越多，不同時(shí)鐘同步的容忍程度越大，但是數(shù)據(jù)傳輸率同時(shí)也越慢。 d，奇偶校驗(yàn)位：在串口通信中一種簡(jiǎn)單的檢錯(cuò)方式。有四種檢錯(cuò)方式：偶、奇、高和低。當(dāng)然沒(méi)有校驗(yàn)位也是可以的。對(duì)于偶和奇校驗(yàn)的情況，串口會(huì)設(shè)置校驗(yàn)位（數(shù)據(jù)位后面的一位），用一個(gè)值確保傳輸?shù)臄?shù)據(jù)有偶個(gè)或者奇?zhèn)€邏輯高位。例如，如果數(shù)據(jù)是011，那么對(duì)于偶校驗(yàn)，校驗(yàn)位為0，保證邏輯高的位數(shù)是偶數(shù)個(gè)。如果是奇校驗(yàn)，校驗(yàn)位位1，這樣就有3個(gè)邏輯高位。高位和低位不真正的檢查數(shù)據(jù)，簡(jiǎn)單置位邏輯高或者邏輯低校驗(yàn)。這樣使得接收設(shè)備能夠知道一個(gè)位的狀態(tài)，有機(jī)會(huì)判斷是否有噪聲干擾了通信或者是否傳輸和接收數(shù)據(jù)是否不同步

　　以下是用Verilog編寫(xiě)的串口UART程序

　　==========================================================================

　　//-----------------------------------------------------

　　// Design Name ： uart

　　// File Name ： uart.v

　　// Function ： Simple UART

　　// Coder ： Deepak Kumar Tala

　　//-----------------------------------------------------

　　module uart （

　　reset ，

　　txclk ，

　　ld_tx_data ，

　　tx_data ，

　　tx_enable ，

　　tx_out ，

　　tx_empty ，

　　rxclk ，

　　uld_rx_data ，

　　rx_data ，

　　rx_enable ，

　　rx_in ，

　　rx_empty

　　）;

　　// Port declarations

　　input reset ;

　　input txclk ;

　　input ld_tx_data ;

　　input ［7:0］ tx_data ;

　　input tx_enable ;

　　output tx_out ;

　　output tx_empty ;

　　input rxclk ;

　　input uld_rx_data ;

　　output ［7:0］ rx_data ;

　　input rx_enable ;

　　input rx_in ;

　　output rx_empty ;

　　// Internal Variables

　　reg ［7:0］ tx_reg ;

　　reg tx_empty ;

　　reg tx_over_run ;

　　reg ［3:0］ tx_cnt ;

　　reg tx_out ;

　　reg ［7:0］ rx_reg ;

　　reg ［7:0］ rx_data ;

　　reg ［3:0］ rx_sample_cnt ;

　　reg ［3:0］ rx_cnt ;

　　reg rx_frame_err ;

　　reg rx_over_run ;

　　reg rx_empty ;

　　reg rx_d1 ;

　　reg rx_d2 ;

　　reg rx_busy ;

　　// UART RX Logic

　　always @ （posedge rxclk or posedge reset）

　　if （reset） begin

　　rx_reg 《= 0;

　　rx_data 《= 0;

　　rx_sample_cnt 《= 0;

　　rx_cnt 《= 0;

　　rx_frame_err 《= 0;

　　rx_over_run 《= 0;

　　rx_empty 《= 1;

　　rx_d1 《= 1;

　　rx_d2 《= 1;

　　rx_busy 《= 0;

　　end else begin

　　// Synchronize the asynch signal

　　rx_d1 《= rx_in;

　　rx_d2 《= rx_d1;

　　// Uload the rx data

　　if （uld_rx_data） begin

　　rx_data 《= rx_reg;

　　rx_empty 《= 1;

　　end

　　// Receive data only when rx is enabled

　　if （rx_enable） begin

　　// Check if just received start of frame

　　if （！rx_busy && ！rx_d2） begin

　　rx_busy 《= 1;

　　rx_sample_cnt 《= 1;

　　rx_cnt 《= 0;

　　end

　　// Start of frame detected， Proceed with rest of data

　　if （rx_busy） begin

　　rx_sample_cnt 《= rx_sample_cnt + 1;

　　// Logic to sample at middle of data

　　if （rx_sample_cnt == 7） begin

　　if （（rx_d2 == 1） && （rx_cnt == 0）） begin

　　rx_busy 《= 0;

　　end else begin

　　rx_cnt 《= rx_cnt + 1;

　　// Start storing the rx data

　　if （rx_cnt 》 0 && rx_cnt 《 9） begin

　　rx_reg［rx_cnt - 1］ 《= rx_d2;

　　end

　　if （rx_cnt == 9） begin

　　rx_busy 《= 0;

　　// Check if End of frame received correctly

　　if （rx_d2 == 0） begin

　　rx_frame_err 《= 1;

　　end else begin

　　rx_empty 《= 0;

　　rx_frame_err 《= 0;

　　// Check if last rx data was not unloaded，

　　rx_over_run 《= （rx_empty） ？ 0 ： 1;

　　end

　　end

　　end

　　end

　　end

　　end

　　if （！rx_enable） begin

　　rx_busy 《= 0;

　　end

　　end

　　// UART TX Logic

　　always @ （posedge txclk or posedge reset）

　　if （reset） begin

　　tx_reg 《= 0;

　　tx_empty 《= 1;

　　tx_over_run 《= 0;

　　tx_out 《= 1;

　　tx_cnt 《= 0;

　　end else begin

　　if （ld_tx_data） begin

　　if （！tx_empty） begin

　　tx_over_run 《= 0;

　　end else begin

　　tx_reg 《= tx_data;

　　tx_empty 《= 0;

　　end

　　end

　　if （tx_enable && ！tx_empty） begin

　　tx_cnt 《= tx_cnt + 1;

　　if （tx_cnt == 0） begin

　　tx_out 《= 0;

　　end

　　if （tx_cnt 》 0 && tx_cnt 《 9） begin

　　tx_out 《= tx_reg［tx_cnt -1］;

　　end

　　if （tx_cnt == 9） begin

　　tx_out 《= 1;

　　tx_cnt 《= 0;

　　tx_empty 《= 1;

　　end

　　end

　　if （！tx_enable） begin

　　tx_cnt 《= 0;

　　end

　　end

　　endmodule