引言

　　隨著系統時鐘頻率的提高，時鐘偏斜和干擾開始成為IC工程師重點考慮的問題。增大時序電路的時鐘頻率，減小時序電路的容差能提升未來的系統性能。低偏斜時鐘緩沖器和鎖相環時鐘驅動器將幫助設計人員設計出速度、偏斜和抗噪性能等指標滿足要求的電路系統，但必須將時鐘電路設計為一個時鐘系統，考慮時鐘分步網絡的各個方面，包括驅動器、傳輸線路和信號布線等。

　　時鐘偏斜

　　時鐘偏斜定義為在時鐘分布系統中到達各個時鐘末端（即器件內部觸發器的時鐘輸入端）的時鐘相位不一致的現象。如果時鐘偏斜超過所允許的最大值，電路的同步可能會發生失效。

　　偏斜主要由兩個因素造成：一是時鐘源驅動器件的偏差，例如同一個PLL輸出的不同時鐘信號之間的偏斜；另一個是時鐘分配網絡的偏斜

　　。由于時鐘信號驅動系統中的大量元件為了達到同步必須同時接收到時鐘信號，因此它們之間的任何時間差異都將直接影響系統性能。小的偏斜可以忽略，但大到一定程度就會嚴重影響設計的時序，因此需要在設計中盡量減小其影響。

　　輸出偏斜也叫做引腳到引腳的偏斜，它是指同一器件上同一躍遷的任何兩個輸出延時之間的差值。電子工程設計發展聯合協會（JEDEC）將輸出偏斜定義為單一器件輸出之間的偏斜，該器件的所有驅動輸入應連接在一起，輸出部分在同一方向切換，并驅動相同的負載。目前，高性能時鐘緩沖器中的常見輸出偏斜約為200ps。器件到器件的偏斜也稱為封裝偏斜，被定義為在相同環境下工作的兩個或多個獨立器件的任何指定輸出之間的傳送延時之差。其中，相同的環境指的是相同的輸入信號、電源電壓、環境溫度、封裝、負載等。目前的高性能緩沖器中典型的元件到元件偏斜約為500ps。

　　時序分析

　　為了保證同步系統的正常運行，所有的時序單元必須在給定的時鐘周期內正常工作。如果時序單元的總和超出了可用時間限制，系統就會發生故障。進行時序分析能夠確定可能會占用時鐘周期的所有因素并評估這些因素所帶來的影響，令設計者了解其設計的電路能夠以多快的速度運行，以及當前系統還有多大的寬裕度等。

　　使用同步系統基本元件的簡化設計電路如圖1所示。寄存器FF1在時鐘的每個上升沿驅動，輸出Q1并將其作為組合邏輯電路C2的輸入信號。寄存器FF2使用與FF1相同的時鐘進行控制。來自于組合邏輯電路C2的數據必須先于時鐘到達，即需要一定的建立時間；而且必須要持續足夠的時間以便使寄存器FF2能夠獲得正確的輸出，即需要一定的保持時間。