DDR硬件設計要點

1. 電源DDR的電源可以分為三類：

a主電源VDD和VDDQ，主電源的要求是VDDQ=VDD，VDDQ是給IO buffer供電的電源，VDD是給但是一般的使用中都是把VDDQ和VDD合成一個電源使用。

有的芯片還有VDDL，是給DLL供電的，也和VDD使用同一電源即可。電源設計時，需要考慮電壓，電流是否滿足要求，電源的上電順序和電源的上電時間，單調性等。電源電壓的要求一般在±5%以內。電流需要根據使用的不同芯片，及芯片個數等進行計算。由于DDR的電流一般都比較大，所以PCB設計時，如果有一個完整的電源平面鋪到管腳上，是最理想的狀態，并且在電源入口加大電容儲能，每個管腳上加一個100nF~10nF的小電容濾波。

b參考電源Vref，參考電源Vref要求跟隨VDDQ，并且Vref=VDDQ/2，所以可以使用電源芯片提供，也可以采用電阻分壓的方式得到。由于Vref一般電流較小，在幾個mA~幾十mA的數量級，所以用電阻分壓的方式，即節約成本，又能在布局上比較靈活，放置的離Vref管腳比較近，緊密的跟隨VDDQ電壓，所以建議使用此種方式。需要注意分壓用的電阻在100~10K均可，需要使用1%精度的電阻。 Vref參考電壓的每個管腳上需要加10nF的點容濾波，并且每個分壓電阻上也并聯一個電容較好。

C、用于匹配的電壓VTT(Tracking Termination Voltage)

VTT為匹配電阻上拉到的電源，VTT=VDDQ/2。DDR的設計中，根據拓撲結構的不同，有的設計使用不到VTT，如控制器帶的DDR器件比較少的情況下。如果使用VTT，則VTT的電流要求是比較大的，所以需要走線使用銅皮鋪過去。并且VTT要求電源即可以吸電流，又可以灌電流才可以。一般情況下可以使用專門為DDR設計的產生VTT的電源芯片來滿足要求。

而且，每個拉到VTT的電阻旁一般放一個10Nf~100nF的電容，整個VTT電路上需要有uF級大電容進行儲能。

在華為的設計中，在使用DDR顆粒的情況下，已經基本全部不使用VTT電源，全部采用電阻上下拉的戴維南匹配，只有在使用內存條的情況下才使用VTT電源。

一般情況下，DDR的數據線都是一驅一的拓撲結構，且DDR2和DDR3內部都有ODT做匹配，所以不需要拉到VTT做匹配即可得到較好的信號質量。DDR2的地址和控制信號線如果是多負載的情況下，會有一驅多，并且內部沒有ODT，其拓撲結構為走T型的結構，所以常常需要使用VTT進行信號質量的匹配控制。DDR3可以采用Fly-by方式走線：

一個DDR3設計案例，來分析對比采用高阻抗負載走線和采用主線和負載走線同阻抗兩種情況的差異。

如上圖，Case1采用的是從內層控制器到各個SDRAM均為50ohm的阻抗設計。Case2則采用了主線40ohm,負載線60ohm的設計。對此通過仿真工具進行對比分析。

從以上仿真波形可以看出，使用較高阻抗負載走線的Case2在信號質量上明顯優于分支主線都采用同一種阻抗的Case1設計。而且對靠近驅動端的負載影響最大，遠離驅動端的最末端的負載影響較小。這個正是前面所分析到的，負載的分布電容導致了負載線部分的阻抗降低，如果采用主線和負載線同阻抗設計，反而導致了阻抗不連續的發生。把負載走線設計為較高的阻抗，用于平衡負載引入的分布電容，從而可以達到整條走線阻抗平衡的目的。

通過提高負載走線阻抗來平衡負載電容的做法，其實在以往的菊花鏈設計中是經常用到的方法。DDR3稱這種拓撲為fly-by，其實是有一定的含義的，意在強調負載stub走線足夠的短。

2. 時鐘

DDR的時鐘為差分走線，一般使用終端并聯100歐姆的匹配方式，差分走線差分對控制阻抗為100ohm，單端線50ohm。需要注意的是，差分線也可以使用串聯匹配，使用串聯匹配的好處是可以控制差分信號的上升沿緩度，對EMI可能會有一定的作用。

3. 數據和DQS

DQS信號相當于數據信號的參考時鐘，它在走線時需要保持和CLK信號保持等長。DQS在DDR2以下為單端信號，DDR2可作為差分信號，也可做單端，做單端時需要將DQS-接地，而DDR3為差分信號，需要走線100ohm差分線。由于內部有ODT，所以DQS不需要終端并聯100ohm電阻。每8bit數據信號對應一組DQS信號。

DQS信號在走線時需要與同組的DQS信號保持等長，控制單端50ohm的阻抗。在寫數據時,DQ和DQS的中間對齊，在讀數據時，DQ和DQS的邊沿對齊。DQ信號多為一驅一，并且DDR2和DDR3有內部的ODT匹配，所以一般在進行串聯匹配就可以了。

4. 地址和控制

地址和控制信號速度沒有DQ的速度快，以時鐘的上升沿為依據采樣，所以需要與時鐘走線保持等長。但如果使用多片DDR時，地址和控制信號為一驅多的關系，需要注意匹配方式是否適合。