引言

　　隨著新一代無線移動通信時代的到來，通信系統中數字中頻接收機對ADC的速度和精度的要求越來越高，而兼顧了速度和精度的流水線ADC是適應這種要求的較好選擇。

　　在大規模模擬電路的設計中，由于電路規模比較大，提取寄生參數時如果提取寄生電阻，那電路節點數急劇增加，后仿真速度將會很慢甚至無法收斂，所以在提取寄生參數時一般只提取寄生電容，這樣電路節點數不會增加，仿真時間也不會太長。但采用這種方式時仿真將忽略寄生電阻的影響，這與實際情況是有差別的，在版圖設計時需酌情考慮，尤其當版圖走線中有靜態電流流過的時候。

　　本文給出了兩次流片(tape out)的測試結果。著重分析了第一版芯片參考電壓模塊版圖設計時由于不合理的布線，導線上的寄生電阻對ADC參考電壓、靜態特性和動態特性的影響，并用MATLAB搭建流水線ADC的行為級模型來模擬驗證寄生電阻對ADC性能的影響。此外，根據對第一版芯片測試結果的分析，第二版芯片對參考電壓產生電路的版圖進行了修正然后重新流片，測試結果表明，對寄生電阻的分析是合理的，對應的修正措施也是行之有效的。

　　系統結構和關鍵電路模塊設計

　　本流水線ADC的系統結構如圖1所示，主要由時鐘電路、參考電路和ADC核心電路三部分組成。ADC核心電路用采樣保持放大器(SHA)采集模擬輸入信號，接著第1級采用3.5位/級的結構，后面7級采用1.5位/級的結構，最后1級為2位的ash ADC。

　　采樣保持放大器

　　如果不使用采樣保持放大器，ADC的輸入帶寬將受限于孔徑誤差(aperture error)[1]，所以本設計在級電路之前放置了一個SHA。從噪聲和功耗兩方面考慮，SHA采用電荷翻轉式(flip-around)結構而不是電荷重分配式結構(charge-redistribution)。

　　級分辨率的優化

　　當第一級電路從采樣相進入到建立相的一瞬間，運放輸入端會產生一個階躍電壓Vx，文獻[2]指出第一級電路分辨率越高這個階躍電壓Vx越小，意味著建立時間越短，并且對運放壓擺率的要求越低。第一級電路分辨的提高可以降低對電容匹配的要求[3]，從而可以不用校準電容失配而實現12位的ADC。此外，相比1.5比特/級的結構，3.5比特/級的結構在功耗和面積上都更有優勢。

　　級縮減技術

　　由于系統對每一級建立精度的要求逐級降低，所以運放的速度和增益也可以逐級降低，從而運放的功耗和面積也逐級降低，這就降低了ADC的總功耗和總面積。此外，電容在MDAC工作過程中動態得充放電造成一部分動態功耗，所以也可以在滿足KTC噪聲要求的前提下逐級縮減電容值來降低功耗。在減少電容的同時，其實也減小了運放的負載，從而進一步減小運放功耗。

　　運算放大器

　　高精度ADC對運放的增益要求很高，對于12位ADC的SHA來說，要求由有限直流增益造成的誤差小于1/2 LSB，即：

　　其中，N是ADC的分辨率，Cp是運放輸入端的寄生電容，Cs是采樣電容。假設Cp/Cs<<0，那A0至少要大于78dB，考慮到工藝偏差，設計時至少留6dB的裕量，也就是說A0要大于84dB。在0.18mm CMOS工藝下，本征增益本來就比較小，要實現如此大的增益采用一般的結構很難實現。我們選擇如圖2所示結構，第一級為帶增益自舉技術的共源共柵結構[4]，主要用來實現高增益。而第二級為簡單的共源放大器，主要用來實現大輸出擺幅。

　　自舉開關

　　在CMOS電路設計中，常用開關有MOS管單管開關、傳輸門開關(CMOS互補開關)和柵壓自舉開關[5]。由于單管開關和傳輸門開關在接通變化幅度較大的信號時會引入嚴重的非線性，而柵壓自舉開關的線性度很好，所以采樣保持放大器、第一級電路和第二級電路中的采樣開關均采用柵壓自舉開關以提高ADC的線性度，而后面各級由于要求逐級降低采樣開關用簡單的CMOS互補開關即可。第一版芯片測試結果及分析

　　在輸入信號頻率為2.41MHz，幅度接近2Vp-p時，采樣率從15.5MHz增加到100MHz，ADC的SNDR和SFDR分別大于57.9dB和68.9dB。另外測得該芯片的DNL為-1.0/+0.2LSB，INL為-5.0/+5.0LSB。