FIR并行濾波器設計

數字濾波器可以濾除多余的噪聲，擴展信號頻帶，完成信號預調，改變信號的特定頻譜分量，從而得到預期的結果。數字濾波器在DVB、無線通信等數字信號處理中有著廣泛的應用。在數字信號處理中，傳統濾波器通過高速乘法累加器實現，這種方法在下一個采樣周期到來期間，只能進行有限操作，從而限制了帶寬。現實中的信號都是以一定的序列進入處理器的，因此處理器在一個時鐘周期內只能處理有限的位數，不能完全并行處理。基于并行流水線結構的FIR濾波器可以使筆者設計的64階或者128階濾波器與16階濾波器的速度一樣快，其顯著特別是在算法的每一個階段存取數據。FPGA結構使得以采樣速率處理數字信號成為常數乘法器的理想載體，提高了整個系統的性能。由于設計要求的差異，如字長、各級輸出的保留精度等不同，在整個設計過程中，各個環節也有所不同，這就需要根據不同的要求對數據進行不同的處理，如截斷、擴展等，從而設計出既滿足設計需要，又節省FPGA資源的電路。

1 FIR并行濾波器結構
    數字濾波器主要通過乘法器、加法器和移位寄存器實現。串行處理方式在階數較大時，處理速度較慢。而現代數字信號處理要求能夠快速、實時處理數據，并行處理數據能夠提高信號處理能力，其結構如圖1所示。
    
    從上面的算法可以看出，處理數據的采樣時鐘對每一個抽頭來說都是并行的，并且加法器和移位寄存器采用級聯方式，完成了累加器的功能，綜合了加法器和移位寄存器的優點，而且這種算法的各級結構相同，方便擴展，實現了任意階數的濾波器。算法中，真正點用系統資源的是乘法器。如果將系數量化成二進制，就能采用移位寄存器和加法器實現乘法功能。對于一個特定的濾波器，由于它有固定的系數，乘法功能就是一個長數乘法器。下面將討論乘法器的設計問題。
 
2 FIR并行濾波器的乘法器設計
    在并行濾波器的設計中，每一個乘法器的一端輸入數據，另一端為固定常數。對于常數乘法器，可以預先將常數的部分乘積結構存儲起來，然后通過查表的方式實現兩個數據的乘積。以16位輸入、常數為14位的乘法器為例，給出其實現結構如圖2所示。
 
    對于無符號數來說，這是一種理想結構。但是在實際使用中，通常使用有符號數且常用補碼的形式，因此需要對這種結構進行改進。一種改進方法是將輸入的數據分開，即最高的幾位作為有符號數處理，其它作為無符號數處理。第二種改進方法是將符號數經過補碼/原碼變換器變換成原碼，然后，將原碼作為無符號數處理，通過有符號數的符號位來控制加法器的加減。第三種改進方法是一種優化方法，即要用三個二進制補碼變換器，處理輸入的有符號數和濾波器的系數，這樣可以避免使用有符號數的乘法和加法運算。具體的乘法累加器運算過程及結果如圖3所示。其中，對應乘數高位和低位部分積p1(n)和p2(2)可以分別先垂直相加后水平相加，或者先水平相加后垂直相加，最后的結果是一樣的。若采用后種方法，由于FIR濾波器的h(n)均為常數，得到部分積的矢量乘法運算就演變成了查表法，其中，S1(n)表示S(n)的最低有效,p1表示最低有效位部分積之和。
   
    同理，得p2，將p2左移一位與p1相加，便得到最后結果。這種查表法就是采用流水線技術進行FIR濾波器算法分解的基礎，當字長增加時，相應得到p3、p4等。并相應移位相加即可。
    采用流水線技術和加法器的資源共享技術可以更好地提高常數乘法器的優越性。16比特輸入、14比特常數的這種方法的常數乘法器的結構如圖4所示。
 
    在這種結構中，時鐘是f1，內部操作的時鐘是4×f1，其中的4個多路復用器每次可以從16路信號中選出4位用作ROM的地址線。每次4位地址從ROM中讀出數據，經過相應的移位相加即可，兩位計數器用來控制這些多路復位器的輸出。

3 FIR濾波器的FPGA實現
    按照第2節所描述的第三種優化方法實現常數乘法器，乘法器輸出以后按照圖4所示的濾波器結構，通過流水線技術的加法器可以實現高效的濾波器。值得注意的是：在乘法器輸出的時候需要對輸出的數據進行一位擴展，可以避免加法器的溢出問題。
    為了有效地利用資源，先通過多路復用器將輸入的序列復選出來，這樣所有常數乘法器可以共用一個多路復用器，然后通過ROM查表方法實現常數乘法器。優化后的原理結構如5所示。
 

4 FIR濾波器的電路設計與仿真結果
    在數字濾波器設計時，首先根據濾波器的頻率特性，選定濾波器的長度和每一節的系數。就目前的設計手段而言，對節數和系數的計算可以采用等波動REMEZ逼近算法編程計算。但是，目前最好的方法還是使用使用的EDA軟件來完成。在選擇了設計方法和設計要求后，計算出各節系數，并以圖形的直觀形式顯示幅頻、相頻、沖激響應和零極點圖。
    圖6是一個采用等波動設計方法生成的均方根升余弦（RRC）FIR濾波器的頻域特性。其中，滾降系數為0.35，輸入數據率是2.048MHz。
由于在數字濾波器中，各節系數字長有限，所以還要對計算出來的實系數進行量化處理，即浮點數向定點數轉換。系數量化后的頻域特性如圖7所示，量化字長為12。
    
    比較圖6與圖7，不難看出，系數在量化前后的頻域特性是不同的，量化帶來了頻域特性的惡化。在驗證了量化后的頻域特性滿足設計要求和系數的有效性之后，就可以進行FPGA電路的設計。
    筆者采用流水線技術，根據得到的濾波器系數用VHDL語言編寫了濾波器程序。為了充分利用FPGA中四輸入查找表的電路結構，一般采用每8節為濾波器的一個基本單元。設計中通過采用流水線技術提高速度，對于更多階數濾波器的設計，可以采用擴展的方法來實現。仿真結果如圖8所示。

    本文介紹了并行高效數字濾波器的設計方法，給出了電路的仿真結果。利用VHDL語言，采用可重復配置的FPGA，降低了設計成本，提高了系統的適用性。由于FIR濾波器的系數是常數，可以保存在ROM中，在運算的通過查找表的方法可很快得到乘法輸出，減少了使用的資源和布線延時，節省了運算時間。