（查找表）。最后是按照邏輯電路進(jìn)行設(shè)計(jì)。所以是屬于硬件設(shè)計(jì)原則。調(diào)試除了需要關(guān)心功能以外，還需要關(guān)心電路方面的特性。比如說延遲，整體功率等等。開發(fā)工具：DSP仿真器，開發(fā)板。仿真器比較多，網(wǎng)上查吧
2017-04-21 14:23:27
大家好，我現(xiàn)在在畫一塊28335的板子，想實(shí)現(xiàn)與FPGA之間的通信，但是不知道該怎樣設(shè)計(jì)，包括FPGA與DSP連接的引腳、通過內(nèi)部什么模塊實(shí)現(xiàn)數(shù)據(jù)通信，現(xiàn)在一頭霧水，請(qǐng)大家?guī)兔ΑＶx謝。
2018-12-03 15:55:34
DSP代碼大部分使用C語(yǔ)言編寫，實(shí)現(xiàn)了所需的功能，現(xiàn)在想移植到FPGA板子上，不知道該怎么辦？需要全部轉(zhuǎn)換Verilog代碼嗎？有沒有簡(jiǎn)便一點(diǎn)的方法。。。
2015-01-23 13:35:51
用的貴公司的TL138F-EVM A2開發(fā)板。想利用SPI協(xié)議實(shí)現(xiàn)FPGA和DSP通信。看了核心板引腳說明 沒有看到FPGA這邊SPI協(xié)議要用的接口，是不是這塊板子不能實(shí)現(xiàn)DSP和FPGA的SPI通信。麻煩床龍工程師指導(dǎo)下。還有其他方法嗎？
2020-04-24 06:46:47
DSP設(shè)計(jì)難題？用FPGA解決！
2012-08-17 22:12:08
APEX的結(jié)構(gòu)與此基本相同，具體請(qǐng)參閱數(shù)據(jù)手冊(cè)）。
三、查找表結(jié)構(gòu)的FPGA邏輯實(shí)現(xiàn)原理
我們還是以這個(gè)電路的為例：
A,B,C,D由FPGA芯片的管腳輸入后進(jìn)入可編程連線，然后作為地址線
2023-11-03 11:18:38
FPGA+DA怎么實(shí)現(xiàn)調(diào)相呢，不是數(shù)字調(diào)制。就是用一個(gè)正弦波的峰值來控制載波的相位，這個(gè)要怎么在FPGA中實(shí)現(xiàn)呢？希望大神能給個(gè)思路，我開始是想調(diào)制波直接用DDS IP核生成，然后用起幅值作為地址去查找表，表中存的是載波幅值，然后輸出，但是結(jié)果一直不對(duì)。
2017-06-29 16:00:24
，這么理解是否正確，怎樣實(shí)現(xiàn)？Q3： NCO的性能與相位累加器的位數(shù)有關(guān)，但與正弦表的精確程度有什么關(guān)系，能否采用更小的正弦表。相位累加器和查找表的地址的關(guān)系希望有人寫出來，或者寫成偽代碼更好，最好能按上面這個(gè)例子來解釋。本人新手，希望大家多多幫忙，謝謝了~~
2016-03-10 20:10:36
一個(gè)LUT，一個(gè)觸發(fā)器和相關(guān)的相關(guān)邏輯。LE是FLEX/ACEX芯片實(shí)現(xiàn)邏輯的最基本結(jié)構(gòu)(altera其他系列，如APEX的結(jié)構(gòu)與此基本相同，具體請(qǐng)參閱數(shù)據(jù)手冊(cè)）三.查找表結(jié)構(gòu)的FPGA邏輯實(shí)現(xiàn)原理我
2012-04-28 14:57:28
讀取問題。2.發(fā)現(xiàn)這個(gè)問題后，FPGA往總線上持續(xù)寫一個(gè)固定值，用示波器測(cè)量總線的實(shí)際電平跳變，發(fā)現(xiàn)總線數(shù)據(jù)與發(fā)送數(shù)據(jù)一致，說明問題出現(xiàn)在DSP讀取上。3.經(jīng)過檢查DSP程序，發(fā)現(xiàn)保存總線數(shù)據(jù)的緩沖類型為char，將其更改為INT類型后，總線可以讀出正確的數(shù)據(jù)了。
2020-07-23 23:22:42
、功能多個(gè)角度解析兩者的不同。1、FPGA與DSP的特點(diǎn)FPAG的結(jié)構(gòu)特點(diǎn)片內(nèi)有大量的邏輯門和觸發(fā)器，多為查找表結(jié)構(gòu)，實(shí)現(xiàn)工藝多為SRAM。規(guī)模大，集成度高，處理速度快，執(zhí)行效率高。能完成復(fù)雜的時(shí)序
2019-05-07 01:28:40
也不會(huì)丟失
立即上電 ：上電后立即開始運(yùn)作
可在單芯片上運(yùn)作
內(nèi)建高性能硬宏功能
PLL
存儲(chǔ)器模塊
DSP模塊
用最先進(jìn)的技術(shù)實(shí)現(xiàn)高集成度，高性能
需要外部配置ROM
應(yīng)用范圍偏向于簡(jiǎn)單的控制通道應(yīng)用以及
膠合邏輯偏向于較復(fù)雜且高速的控制通道應(yīng)用以及數(shù)據(jù)處理集成度小~中規(guī)模中~大規(guī)模
2011-09-27 09:49:48
以現(xiàn)在的技術(shù)來看，FPGA是最高端的，因?yàn)?b class="flag-6" style="color: red">FPGA可以用軟件方式實(shí)現(xiàn)DSP和MCU。其實(shí)FPGA內(nèi)部是由大規(guī)模的獨(dú)立邏輯門構(gòu)成的，編程就是在做連線關(guān)系。而MCU和DSP都是數(shù)字電路，只要是數(shù)字電路
2018-08-30 09:13:25
`在FPGA中，實(shí)現(xiàn)邏輯的基本單元是查找表（LUT）而非基本門電路。目前的FPGA中，單一LE或者Cell通常能實(shí)現(xiàn)至少4輸入查找表的邏輯功能。4輸入查找表可以看成是具有4位地址1位數(shù)據(jù)的存儲(chǔ)器
2018-07-30 18:11:19
比如一個(gè)4輸入1輸出的查找表，輸入4位數(shù)據(jù)作為地址，那么輸出的值到底由誰決定？
2016-01-17 21:29:17
一般涉及到數(shù)字處理和邏輯控制都用DSP加FPGA實(shí)現(xiàn)，最近想用FPGA實(shí)現(xiàn)數(shù)字處理和邏輯控制，聽搞通信的說多加幾個(gè)門就可以了，數(shù)字處理時(shí)鐘要求25MHZ，請(qǐng)高手指點(diǎn)一下。
2013-04-05 10:01:31
FPGA小白一枚，個(gè)人理解的FPGA本質(zhì)上或者核心就是查找表（LUT），即將所有的函數(shù)/方法 轉(zhuǎn)換為固定的查找表（使用DSP除外）。但是為什么所有的文章提到FPGA全部都注重邏輯門呢？其實(shí)FPGA本身內(nèi)部也沒有多少物理的邏輯門吧？
2019-05-30 10:53:46
、各類IP核的調(diào)用和說明）。3學(xué)時(shí)3. 高級(jí)DSP操作的原理和實(shí)現(xiàn)：多速率濾波器（插值/抽取FIR濾波器、插值/抽取CIC濾波器、插值/抽取半帶濾波器）的MATLAB設(shè)計(jì)和FPGA實(shí)現(xiàn)（HDL代碼
2009-07-21 09:22:42
只可能存在2n種結(jié)果。所以如果事先將相應(yīng)的結(jié)果存放于一個(gè)存貯單元，就相當(dāng)于實(shí)現(xiàn)了與非門電路的功能。FPGA的原理也是如此，它通過燒寫文件去配置查找表的內(nèi)容，從而在相同的電路情況下實(shí)現(xiàn)了不同的邏輯功能
2017-05-09 15:04:46
，FPGA利用小型查找表（16×1RAM）來實(shí)現(xiàn)組合邏輯，每個(gè)查找表連接到一個(gè)D觸發(fā)器的輸入端，觸發(fā)器再來驅(qū)動(dòng)其他邏輯電路或驅(qū)動(dòng)I/O，由此構(gòu)成了即可實(shí)現(xiàn)組合邏輯功能又可實(shí)現(xiàn)時(shí)序邏輯功能的基本邏輯單元
2012-07-19 21:19:16
，FPGA利用小型查找表（16×1RAM）來實(shí)現(xiàn)組合邏輯，每個(gè)查找表連接到一個(gè)D觸發(fā)器的輸入端，觸發(fā)器再來驅(qū)動(dòng)其他邏輯電路或驅(qū)動(dòng)I/O，由此構(gòu)成了既可實(shí)現(xiàn)組合邏輯功能又可實(shí)現(xiàn)時(shí)序邏輯功能的基本邏輯單元
2012-03-16 10:05:11
現(xiàn)場(chǎng)電路設(shè)計(jì)中。本文用 FPGA 作為接口芯片，提供控制信號(hào)和定時(shí)信號(hào)，來實(shí)現(xiàn) DSP 到 SDRAM 的數(shù)據(jù)存取。1 、SDRAM 介紹本文采用的 SDRAM 為 TMS626812A，圖 1 為其
2020-04-23 08:00:00
不同的結(jié)構(gòu),FPGA利用小型查找表(16×1 RAM)來實(shí)現(xiàn)組合邏輯。每個(gè)查找表連接到一個(gè)D觸發(fā)器的輸入器,觸發(fā)器再來驅(qū)動(dòng)其它邏輯,或驅(qū)動(dòng)I/O。這些模塊間利用金屬連線互相連接或連接到I/O模塊
2011-02-17 11:21:37
在利用Verilog進(jìn)行編程的時(shí)候，我要存入一個(gè)完整的正弦波，放到查找表里，我怎用對(duì)查找表進(jìn)行操作？請(qǐng)大神們指教
2015-09-18 21:52:03
的原理就是如此，他通過燒寫文件去配置查找表的內(nèi)容，從而在相同的電路情況下實(shí)現(xiàn)了不同的邏輯功能。查找表（Look-Up-Table）簡(jiǎn)稱為L(zhǎng)UT，LUT本質(zhì)上就是一個(gè)RAM。目前FPGA中多實(shí)用4輸入的LUT
2019-08-09 09:06:31
Q：FPGA設(shè)計(jì)與DSP設(shè)計(jì)相比，最大的不同之處在哪里？A：這個(gè)問題要從多個(gè)角度看。它們都用于某個(gè)功能的硬件電路實(shí)現(xiàn)，但是它們的側(cè)重點(diǎn)有所不同。這里涵蓋的說一下。1) 內(nèi)部資源FPGA側(cè)重于設(shè)計(jì)具有
2019-04-10 08:00:00
插值濾波器設(shè)計(jì)-明德?lián)P至簡(jiǎn)設(shè)計(jì)與應(yīng)用FPGA
2019-08-16 10:34:20
領(lǐng)域。本文基于雷達(dá)實(shí)時(shí)信號(hào)處理的需要，用FPGA實(shí)現(xiàn)了多DSP信號(hào)處理模板局部總線和基于標(biāo)準(zhǔn)VME總線的計(jì)算機(jī)進(jìn)行通信的接口設(shè)計(jì)。 2 VME總線的功能特點(diǎn)VME總線系統(tǒng)的功能結(jié)構(gòu)可以分為4類：數(shù)據(jù)傳輸
2019-04-22 07:00:07
一般涉及到數(shù)字處理和邏輯控制都用DSP加FPGA實(shí)現(xiàn)，最近想用FPGA實(shí)現(xiàn)數(shù)字處理和邏輯控制，聽搞通信的說多加幾個(gè)門就可以了，數(shù)字處理時(shí)鐘要求25MHZ，請(qǐng)高手指點(diǎn)一下。
2013-04-05 10:00:08
我在做fpga與dsp的SRIO通信，我用的是論壇上提供的SRIO test程序，目前dsp端能夠實(shí)現(xiàn)端口0的外部回環(huán)測(cè)試。fpga端的協(xié)議還沒做通，我想用dsp直接給fpga發(fā)包，fpga根據(jù)收到
2018-06-21 10:45:13
用matlab來實(shí)現(xiàn)fpga功能的設(shè)計(jì)
2012-08-19 22:30:13
系統(tǒng)升級(jí)或除錯(cuò)。DSP VS FPGADSP是通用的信號(hào)處理器，用軟件實(shí)現(xiàn)數(shù)據(jù)處理；FPGA用硬件實(shí)現(xiàn)數(shù)據(jù)處理。DSP成本低，算法靈活，功能性強(qiáng)，而FPGA的實(shí)時(shí)性好，成本較高，FPGA適合于控制功能算法
2021-09-08 17:49:20
反復(fù)編程使用。DSP、FPGA芯片雖成本略微高于ASIC芯片，但具有貨源暢通、可多次編程使用等優(yōu)點(diǎn)。在中小批量通信產(chǎn)品的設(shè)計(jì)生產(chǎn)中，用FPGA和DSP實(shí)現(xiàn)HDLC功能是一種值得采用的方法。HDLC的幀
2011-03-17 10:23:56
10 table1功能 一維查表格式 Y = table1(TAB,X0) %返回用表格矩陣TAB 中的行線性插值元素，對(duì)X0（TAB的第一列查找X0）進(jìn)行線性插值得到的結(jié)果Y。矩陣TAB 是第一列包含
2011-11-03 16:06:25
、各類IP核的調(diào)用和說明）。3學(xué)時(shí)3. 高級(jí)DSP操作的原理和實(shí)現(xiàn)：多速率濾波器（插值/抽取FIR濾波器、插值/抽取CIC濾波器、插值/抽取半帶濾波器）的MATLAB設(shè)計(jì)和FPGA實(shí)現(xiàn)（HDL代碼
2009-07-21 09:20:11
、各類IP核的調(diào)用和說明）。3學(xué)時(shí)3. 高級(jí)DSP操作的原理和實(shí)現(xiàn)：多速率濾波器（插值/抽取FIR濾波器、插值/抽取CIC濾波器、插值/抽取半帶濾波器）的MATLAB設(shè)計(jì)和FPGA實(shí)現(xiàn)（HDL代碼
2009-07-24 13:07:08
求教，labview用一維插值控件在想要插值的地方插好值后，如何與原來未插值的數(shù)據(jù)合并起來，比如原來的數(shù)組值為1，7，13；插值以后想變?yōu)?，3，5，7，9，11，13，該如何做？？現(xiàn)在在想插值的地方已插好值，但初始值沒有。如圖標(biāo)題9999為待插值文件，標(biāo)題ok為插值好的文件。
2016-08-26 17:55:33
例如：我電腦上有一個(gè)表格表格51015300131622400252831500334149現(xiàn)在我有兩個(gè)數(shù)分別是 7和350，怎么查這個(gè)表，通過插值法求出值？求大神指導(dǎo)
2016-09-21 10:01:01
本帖最后由 我來看看你在干什么 于 2018-5-15 09:10 編輯
用verilog實(shí)現(xiàn)EMD算法，需要用到三次樣條插值法，請(qǐng)問有做過類似算法實(shí)現(xiàn)的嗎，可以講一下verilog實(shí)現(xiàn)三次樣條插值的思路，或者相互交流探討一下嗎？
2018-05-13 21:34:56
）來實(shí)現(xiàn)組合邏輯，每個(gè)查找表連接到一 個(gè)D觸發(fā)器的輸入端，觸發(fā)器再來驅(qū)動(dòng)其他邏輯電路或驅(qū)動(dòng)I/O,由此構(gòu)成了既可實(shí)現(xiàn)組合邏輯功能又可實(shí)現(xiàn)時(shí)序邏輯功能的基本邏輯單元模塊，這些模塊間利用 金屬連線互相連接或
2019-08-11 04:30:00
Q：FPGA設(shè)計(jì)與DSP設(shè)計(jì)相比，最大的不同之處在哪里？A：這個(gè)問題要從多個(gè)角度看。它們都用于某個(gè)功能的硬件電路實(shí)現(xiàn)，但是它們的側(cè)重點(diǎn)有所不同。這里涵蓋的說一下。1) 內(nèi)部資源FPGA側(cè)重于設(shè)計(jì)具有
2019-08-11 08:00:00
兩者的不同。
1、FPGA與DSP的特點(diǎn)
FPAG的結(jié)構(gòu)特點(diǎn)
片內(nèi)有大量的邏輯門和觸發(fā)器，多為查找表結(jié)構(gòu)，實(shí)現(xiàn)工藝多為SRAM。規(guī)模大，集成度高，處理速度快，執(zhí)行效率高。能完成復(fù)雜的時(shí)序邏輯設(shè)計(jì)，且
2023-06-01 11:03:14
介紹了一種正電子發(fā)射斷層成像術(shù)實(shí)時(shí)查找表電路。該電路接收符合電路輸出的位置信號(hào)和能量信號(hào),用查表的方法完成重心法中的除法運(yùn)算,然后再第二次查表得到該γ光子所入射到的晶格的離散化坐標(biāo)值和能量閾值,并
2010-04-26 16:10:59
語(yǔ)言、功能多個(gè)角度解析兩者的不同。[/url] 1、FPGA與DSP的特點(diǎn) FPAG的結(jié)構(gòu)特點(diǎn) 片內(nèi)有大量的邏輯門和觸發(fā)器，多為查找表結(jié)構(gòu)，實(shí)現(xiàn)工藝多為SRAM。規(guī)模大，集成度高，處理速度快，執(zhí)行
2016-12-23 16:56:04
本文結(jié)合FPGA的并行處理優(yōu)勢(shì)，提出了一種利用信號(hào)FFT插值系數(shù)的幅度和相位信息來構(gòu)造頻率修正項(xiàng)的新算法。
2021-04-29 06:02:26
，數(shù)字信號(hào)處理與數(shù)字圖像處理沒有太大區(qū)別）,就意味著可以用FPGA做硬件設(shè)計(jì)來實(shí)現(xiàn)DSP芯片的功能，當(dāng)然，相比較專業(yè)的DSP芯片 成本太高，因此你也沒必要選擇FPGA+DSP，就選擇DSP芯片，算法...
2021-07-28 09:16:02
源碼-基于FPGA設(shè)計(jì)的插值濾波器設(shè)計(jì).rar (12.14 KB )
2019-05-08 06:35:28
本帖最后由 kandy286 于 2013-11-8 00:33 編輯
剛學(xué)FPGA，用FPGA+DAC設(shè)計(jì)的DDS，已實(shí)現(xiàn)調(diào)頻，調(diào)相功能。可是調(diào)幅該怎么控制呢？有種方案是改變DAC的參考電壓
2013-11-08 00:32:04
內(nèi)容簡(jiǎn)介：掌握FPGA的編程仿真，實(shí)現(xiàn)數(shù)控圓弧插補(bǔ)的程序設(shè)計(jì)。插補(bǔ)程序設(shè)計(jì)除考慮幾何關(guān)系，還需要考慮速度的變化。
2013-04-23 09:32:46
，并且做除法會(huì)消耗大量的資源。
本文提出一種基于查找法實(shí)現(xiàn)線性插值的算法，不需要利用除法實(shí)現(xiàn)線性插值。
2，方法原理
由當(dāng)D是A，B的中點(diǎn)時(shí)，可以求出D的坐標(biāo)為：
x\' = (x1 + x2
2023-11-20 23:10:38
上次分享了基于FPGA的線性插值的背景和方法原理，今天分享
方法原理的驗(yàn)證。
通常FPGA的開發(fā)分為電路功能設(shè)計(jì)、設(shè)計(jì)輸入、功能仿真、綜合優(yōu)化、綜合后仿真、實(shí)現(xiàn)、布線后仿真、板級(jí)仿真以及芯片編程
2023-11-23 23:09:43
所有低成本的FPGA都以頗具吸引力的價(jià)格提供基本的邏輯性能，并能滿足廣泛的多用途設(shè)計(jì)需求。然而，當(dāng)考慮在FPGA構(gòu)造中嵌入DSP功能時(shí)，必須選擇高端FPGA以獲得諸如嵌入式乘法器和分布式存儲(chǔ)器等平臺(tái)
2019-06-27 06:12:26
的邏輯處理和控制算法，能實(shí)現(xiàn)多軸高速高精度的伺服控制。利用DSP與FPGA設(shè)計(jì)運(yùn)動(dòng)控制器，其中DSP用于運(yùn)動(dòng)軌跡規(guī)劃、速度控制及位置控制等功能；FPGA完成運(yùn)動(dòng)控制器的精插補(bǔ)功能，用于精確計(jì)算步進(jìn)電機(jī)或伺服驅(qū)動(dòng)元件的控制脈沖，同時(shí)接收并處理脈沖型位置反饋信號(hào)。那么，我們具體該怎么做呢？
2019-08-06 06:27:00
通過燒寫文件去配置查找表的內(nèi)容，從而在相同的電路情況下實(shí)現(xiàn)了不同的邏輯功能。 查找表（Look-Up-Table）簡(jiǎn)稱為L(zhǎng)UT，LUT本質(zhì)上就是一個(gè)RAM。目前FPGA中多實(shí)用4輸入的LUT，所以每一個(gè)
2018-11-12 15:11:39
在DSP6000開發(fā)平臺(tái)上用C語(yǔ)言實(shí)現(xiàn)三次插值法，實(shí)現(xiàn)對(duì)圖像的縮放效果的改進(jìn)。
2014-04-20 21:59:27
在DSP6000開發(fā)平臺(tái)上用C語(yǔ)言實(shí)現(xiàn)雙線性插值法，實(shí)現(xiàn)對(duì)圖像的縮放效果的改進(jìn)。
2014-04-20 18:52:32
在DSP6000開發(fā)平臺(tái)上用C語(yǔ)言實(shí)現(xiàn)最近領(lǐng)域插值法，實(shí)現(xiàn)對(duì)圖像的縮放效果的改進(jìn)。
2014-04-19 22:58:36
兩個(gè)四輸入的查找表或一個(gè)三輸入一個(gè)五輸入的查找表。在實(shí)際的高端器件中，這種可編程構(gòu)造可以描述相當(dāng)于百萬級(jí)(有時(shí)甚至千萬級(jí))的原始邏輯門。如果某個(gè)邏輯功能(比方說計(jì)數(shù)器)是用FPGA的可編程構(gòu)造實(shí)現(xiàn)
2017-09-26 15:13:48
好像跟插值DAC沒有關(guān)系吧？我用matlab量化一個(gè)正弦波至于FPGA中，用FPGA驅(qū)動(dòng)AD9957，結(jié)果出了個(gè)奇怪的波形，如圖。怎么辦？寄存器CFR1,CFR2,CFR3配置為默認(rèn)值，只把工作模式改為
2018-12-04 09:36:16
我理解的比較簡(jiǎn)單。將代碼燒寫進(jìn)FPGA，芯片內(nèi)部的各個(gè)邏輯門通過邏輯連線實(shí)現(xiàn)邏輯功能，這些邏輯門的輸入是通過查找表獲得的。比如我用到兩個(gè)與門和一個(gè)或門，對(duì)于4輸入的LUT來講，則至少需要兩個(gè)LUT。
不知道這樣理解對(duì)不對(duì)。
還有具體LUT內(nèi)部是如何實(shí)現(xiàn)查找的，請(qǐng)知明人能夠提點(diǎn)提點(diǎn)。
謝謝
2023-04-23 14:12:58
請(qǐng)問一下基于FPGA技術(shù)如何實(shí)現(xiàn)彩色圖像的Bayer插值變換？
2021-04-29 06:48:02
RT,類似于正弦函數(shù)的查找表這么實(shí)現(xiàn)？現(xiàn)在想做一個(gè)查找表的功能，先將表格燒寫到外部flash，然后采集外設(shè)數(shù)據(jù)，然后去調(diào)用flash里表格，將該數(shù)據(jù)對(duì)應(yīng)的數(shù)據(jù)輸出，比如表格里1--A2--B 3--C想做個(gè)函數(shù)，輸入1，得到A，輸入2，得到B,類似F（1）=AF(2)=B
2018-12-19 08:57:38
我想做個(gè)基于DSP的對(duì)視頻進(jìn)行實(shí)時(shí)插值放大的算法，請(qǐng)問會(huì)占用很多資源嗎？
2019-01-25 13:48:52
整個(gè)電路的性能提供了可靠保證。 溫控電路工作流程 溫控電路的工作流程如圖 2所示。FPGA與七路溫度傳感器通信，讀取溫度值，并存儲(chǔ)于內(nèi)部存儲(chǔ)器中，每秒更新一次。FPGA發(fā)送中斷信號(hào)通知 DSP讀取
2020-08-19 09:29:48
1、通過Block Rom查找表來實(shí)現(xiàn)LED流水燈功能與實(shí)驗(yàn)五不同，本例實(shí)現(xiàn)流水燈通過Block Rom查找表來實(shí)現(xiàn)流水燈功能，實(shí)現(xiàn)效果為:撥碼開關(guān)SW1和SW0作為數(shù)據(jù)輸入，實(shí)現(xiàn)控制效果，輸入00
2022-08-03 15:02:32
FPGA實(shí)現(xiàn)DSP應(yīng)用
摘要:具有系統(tǒng)級(jí)性能的FPGA在半導(dǎo)體工藝的線寬達(dá)到深亞微米后更進(jìn)一步按信號(hào)處理的要求改進(jìn)器件結(jié)構(gòu)和性能，不僅可實(shí)現(xiàn)VLSI DSP，且具有系統(tǒng)
2010-04-01 15:39:54
14 用可再配置FPGA實(shí)現(xiàn)DSP功能
2010-07-16 17:56:4310 產(chǎn)品概述: Fluke 289真有效值工業(yè)用記錄萬用表明察秋毫，防微杜漸。Fluke 289真有效值工業(yè)用記錄萬用表是一款適合要求很高的用戶的工業(yè)用儀表，盡可能地提高工廠生產(chǎn)效率的新診斷功能
2023-12-01 15:12:49
比較了多種DSP芯片的互連性能,給出了一種簡(jiǎn)單高性能DSP網(wǎng)絡(luò)結(jié)構(gòu)。針對(duì)構(gòu)成DSP網(wǎng)絡(luò)通訊接口的鏈路口,分析其基本特點(diǎn),并且提出了在FPGA中實(shí)現(xiàn)的設(shè)計(jì)原理。最后給出了設(shè)計(jì)仿真圖和
2010-07-27 16:46:4622 用matlab來實(shí)現(xiàn)fpga功能的設(shè)計(jì)
摘要：System Generator for DSP是Xilinx公司開發(fā)的基于Matlab的DSP開發(fā)工具?熗?時(shí)也是一個(gè)基于FPGA的信號(hào)處理建模和設(shè)計(jì)工具。
2008-01-16 18:10:54
11207 
二進(jìn)制數(shù)折半查找算法在DSP上的實(shí)現(xiàn)
折半查找是采用跳躍躍方式先將順序數(shù)列中的“中間值”與所查詢值進(jìn)行比較,然后按照比值大于或小于“中間
2009-12-08 14:24:02764 
Spartan-3FPGA能以突破性的價(jià)位點(diǎn)實(shí)現(xiàn)嵌入式DSP功能。本文闡述了Spartan-3 FPGA針
2010-12-17 11:31:23675 
摘要：為了實(shí)現(xiàn)高速HDLC通訊協(xié)議，設(shè)計(jì)了DSP+FPGA結(jié)構(gòu)的485通訊接口，接口包括DSP、FPGA、485轉(zhuǎn)換等硬件電路，以及DSP與FPGA之間的數(shù)據(jù)交換程序和FPGA內(nèi)部狀態(tài)機(jī)；其中DSP用于實(shí)現(xiàn)數(shù)據(jù)控制，FPGA用于實(shí)現(xiàn)HDLC通訊協(xié)議，DSP與FPGA之間采用XINTF方式，通過雙FI
2011-02-25 17:24:3498 摘要：針對(duì)數(shù)控系統(tǒng)的工作特點(diǎn)和要求，通過對(duì)TI公司新推出的DSP芯片TMS320F2812和ALTERA公司的FPGA芯片EP1K30功能和特點(diǎn)的深入分析，給出了一種基于DSP和FPGA的運(yùn)動(dòng)控制卡的設(shè)計(jì)與實(shí)現(xiàn)。在充分考慮上述芯片特點(diǎn)和資源的基礎(chǔ)上，該卡采用DSP和FPGA取代單片機(jī)
2011-02-27 13:29:19104 System Generator 工具由 MathWorks 與 Xilinx 合作開發(fā)而成，DSP 設(shè)計(jì)人員可使用 MATLAB 和Simulink 工具在 FPGA 內(nèi)進(jìn)行開發(fā)和仿真來完善 DSP 設(shè)計(jì)。 該工具為系統(tǒng)級(jí) DSP 設(shè)計(jì)與 FPGA 硬件實(shí)現(xiàn)的融合起
2011-05-11 18:36:23224 TCAM在高速路由查找中的應(yīng)用及其FPGA實(shí)現(xiàn)，TCAM在高速路由查找中的應(yīng)用及其FPGA實(shí)現(xiàn)
2015-11-04 16:32:3915 基于FPGA和DSP的圖像多功能卡的設(shè)計(jì)與實(shí)現(xiàn)
2016-09-22 12:32:0828 基于FPGA和DSP網(wǎng)絡(luò)單向時(shí)延測(cè)量系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)_唐旭
2017-03-19 11:38:260 基于DSP的FPGA配置方法研究與實(shí)現(xiàn)
2017-10-19 16:15:1936 如果數(shù)字信號(hào)處理器內(nèi)核沒有您需要的確切功能，可使用插值查找表（ILUT）來解決這一問題。 作為賽靈思的現(xiàn)場(chǎng)工程師，我常常問這樣的問題：我們是否能夠提供一款其功能可滿足客戶所有獨(dú)特設(shè)計(jì)要求的DSP內(nèi)核
2017-10-24 11:38:123 出于以下幾個(gè)原因，你可能會(huì)考慮使用FPGA來實(shí)現(xiàn)DSP解決方案。首先是為了提高性能，盡管今天的DSP處理器很快，并對(duì)許多DSP應(yīng)用來說很有用，但仍有一些應(yīng)用要求性能再進(jìn)一步提升，而FPGA提供了更高
2017-11-06 11:47:520 查找表（Look-Up-Table)簡(jiǎn)稱為L(zhǎng)UT，LUT本質(zhì)上就是一個(gè)RAM。 目前FPGA中多使用4輸入的LUT，所以每一個(gè)LUT可以看成一個(gè)有4位地址線的16x1的RAM。 當(dāng)用戶通過原理圖
2017-11-22 07:16:3413254 
本文檔的主要內(nèi)容詳細(xì)介紹的是如何高效的查找FPGA資料。
2020-12-09 16:14:586 以CORE GeneratorTM商標(biāo)推出。不過即便在這種情況下，客戶仍然想要一套特定的DSP功能，而且刻不容緩。在這些情況下，我常常建議他們使用我們器件中的插值查找表來定制他們的DSP功能。
2020-12-25 17:34:4019 由于FPGA需要被反復(fù)燒寫，它實(shí)現(xiàn)組合邏輯的基本結(jié)構(gòu)不可能像ASIC那樣通過固定的與非門來完成，而只能采用一種易于反復(fù)配置的結(jié)構(gòu)。查找表可以很好 地滿足這一要求，目前主流FPGA都采用了基于SRAM
2020-12-29 17:27:2316 在FPGA中，實(shí)現(xiàn)邏輯的基本單元是查找表（LUT）而非基本門電路。目前的FPGA中，單一LE或者Cell通常能實(shí)現(xiàn)至少4輸入查找表的邏輯功能。
2020-12-29 17:27:2214
電子發(fā)燒友App
工商網(wǎng)監(jiān)
評(píng)論