ADC設計

　　根據本系統對ADC分辨率為16位、轉換速率大于125KSPS、低功耗的要求，決定選用ADI公司的AD976A。該芯片具有16位的分辨率，轉換速率為200KSPS，工作電壓為+5V，最大功耗僅為100mW。

　　對AD976A的轉換控制和數據的輸出主要涉及到R/C、CS和BUSY三個引腳。AD976A提供了兩種轉換模式：一種是CS一直為低電平，ADC和 DSP讀數據僅由R/C控制；另一種是ADC和DSP讀數據由CS和R/C共同控制。由于C542不能讓ADC的片選信號一直處于選中狀態，所以只有選用第二種模式，如圖3所示。AD976A在CS的下降沿而R/C又為低電平時開始模數轉換，在CS的下降沿而R/C又為高電平時把數據送到數據總線。 BUSY信號在模數轉換開始時變為低電平，結束時變為高電平。

　　圖3 AD976A轉換模式二圖

　　進行轉換時， C542首先經過CPLD內部的組合和時序邏輯電路，向AD976A發兩個低電平脈沖R/C和CS，其中R/C脈沖寬度為166.7ns，CS脈沖寬度為 83.3ns ，CS的下降沿在R/C的下降沿之后41.7ns，而上升沿卻在R/C的上升沿之前41.7ns。由于這時CS為下降沿，R/C為低電平，所以 AD976A開始采集數據、進行ADC，BUSY信號也隨之變為低電平。轉換結束，BUSY變為高電平，經過CPLD的邏輯電路后接到C542的INT2 引腳，引起C542中斷。C542接收到中斷后經CPLD向AD976A發一個CS脈沖，由于這時的CS為下降沿，R/C為高電平，所以AD976A把數據放到數據總線上，C542開始讀總線上的數據。

　　CPLD邏輯電路設計

　　CPLD是整個系統的控制邏輯電路部分。在CPLD內要實現的主要功能為：

　　① 產生AD_TRIG同步脈沖

　　當發聲晶體發聲后，八個DSP就要同時采集數據，AD_TRIG脈沖就是解決“發聲”與“采集”的同步問題以及八個DSP的“采集”同步問題的。

　　AD_TRIG脈沖的周期是由主CPU決定，由DSP1寫入CPLD。其它七個DSP不向CPLD寫入AD_TRIG脈沖的周期，它們只是AD_TRIG脈沖的接收者。

　　② 產生控制ADC的R/C和CS信號

　　R/C和CS信號是在AD_TRIG同步脈沖的基礎上產生的。在產生R/C和CS的時序邏輯電路中，有些觸發器的時鐘就是AD_TRIG脈沖，這樣八個DSP的采集、轉換就被同步。

　　③ 產生FIRE點火脈沖

　　FIRE點火脈沖是在CPLD內產生的使發射晶體發聲的脈沖。當DSP1 接到主CPU傳來的采集數據的命令時，就向CPLD發出產生FIRE脈沖的命令，CPLD經其內部組合和時序邏輯電路產生FIRE脈沖，然后送往主 CPU，主CPU接到該脈沖后向發射模塊發命令，使發射晶體發聲。在設計時，產生FIRE脈沖的時序邏輯電路的有些觸發器也是以AD_TRIG脈沖為時鐘的，這樣就解決了發聲晶體“發聲”與DSP“采集”的同步問題。

　　④ 作為DSP與主CPU之間的通信接口

　　主CPU的命令要傳給DSP，八個DSP最后處理過的數據也要傳給主CPU，因此，在CPLD中設計了一個同步串口。設計此串口要注意的是當DSP向主 CPU傳送數據時八個DSP不能發生沖突。下面的VHDL程序是本設計中對這一問題的解決，其中bfsx1~bfsx8是DSP1~DSP8的發送幀同步脈沖，bdx1~bdx8是DSP1~DSP8的緩沖串行口數據發送端發送的數據，fsx、dx是從CPLD輸出的發送幀同步脈沖和發出的數據。

　　fsx《= bfsx1 and bfsx2 and bfsx3 and bfsx4 and bfsx5 and bfsx6 and bfsx7 and bfsx8;

　　a1《= （ not bfsx1）and bdx1; a2《= （ not bfsx2）and bdx2;

　　a3《= （ not bfsx3）and bdx3; a4《= （ not bfsx4）and bdx4;

　　a5《= （ not bfsx5）and bdx5; a6《= （ not bfsx6）and bdx6;

　　a7《= （ not bfsx7）and bdx7; a8《= （ not bfsx8）and bdx8;

　　dx《= a1 or a2 or a3 or a4 or a5 or a6 or a7 or a8;

　　DSP編程

　　在DSP內要通過編程實現對數據的如下處理：

　　①對數據進行平均運算

　　這是一個對所有數據求平均值的運算，此平均值即為噪聲平均值的二倍。

　　②求聲波的最大振幅及其時間

　　這是一個對所有數據的絕對值求最大值的運算，目的是進行自動增益控制（AGC）。

　　③對數據進行抽取濾波

　　聲波信號的頻率不超過20KHz，根據抽樣定理，采樣頻率不小于40KHz就可不失真的恢復出原信號，但是為了提高信噪比，設計的采樣頻率均大于120KHz，為過采樣，這就需要在DSP中設計一個抽取濾波器，對過采樣后的數據進行抽取濾波。

　　④對數據進行壓縮

　　聲波信號是測井系統本身產生的，具有較大的數據冗余度，所以在上傳給主CPU之前要對其進行壓縮。本系統使用的是差分預測編碼DPCM。

　　C54x的源程序可以使用匯編或C/C++語言編寫。但是，關鍵的DSP程序一般還要用匯編語言編寫，因為：首先，大多數廣泛使用的高級語言如C，并不適合描述典型的DSP算法。典型的DSP應用都由大量計算的要求，并有嚴格的開銷限制，使得程序的優化必不可少；其次，DSP結構的復雜性，如多存儲器空間、多總線、不規則的指令集、高度專門化的硬件等，使得用C難以為其編寫高效率的編譯器；此外，對于底層硬件的控制，用匯編語言編寫調試將更加直觀高效。本系統的DSP程序主要是大量的計算，所以在實現時采用了匯編語言編寫。

　　結語

　　本系統經過調試，證明總體設計思路正確，方案可行，滿足性能要求。另外，本系統還可通過在DSP中編寫不同的程序，來實現對不同信號的采集與處理。