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1 內嵌ARM核的FPGA芯片EPXA10及其主要特點
　　EPXA10單片集成了ARM核、高密度的FPGA、存儲器及接口和控制模塊，不僅簡化了ARM與FPGA之間的通訊，也使片外擴展存儲器以及和外設通訊變得相對簡單；同時通過在FPGA中嵌入各種IP核和用戶控制邏輯可以實現各種接口和控制任務。這樣的高度集成化不僅大大加快了ARM與片內各種資源的通訊速度，而且減小了硬件電路的復雜性、體積和功耗，真正實現了SOPC。
　　EPXA10內部結構框圖如圖1所示，主要分為嵌入式處理器和FPGA兩部分。

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1.1 嵌入式微處理器ARM922T
　　EPXA10嵌入式處理器部分集成了業界領先的32位ARM處理器(ARM922T)，工作頻率可達200MHz；支持32位ARMv4T指令集和16位Thumb擴展指令集；具有全性能的內存管理單元以及8K的指令緩存和8K數據緩存，以支持實時操作系統(RTOS)、C語言和匯編語言。
1.2 高密度的FPGA
　　EPXA10片內FPGA部分具有1000000門可編程邏輯、3MB的內置RAM和512個可供用戶使用的I/O管腳，可以通過嵌入各種IP核實現各種標準工業接口(如PCI、USB等)。
1.3 先進的存儲支持
　　EPXA10嵌入式處理器部分集成了256KB單口SRAM和128KB雙口SRAM；同時集成了兩個先進的存儲支持：(1)SDRAM控制器，用于控制單倍速/雙倍速SDRAM。SDRAM的各種工作狀態是依據信號線上提供的不同控制時序來確定的，實現起來非常復雜。有了SDRAM 控制器的支持，只需要在Altera公司提供的EDA開發軟件Quartus II中設置好SDRAM工作所需的各種參數，就可以按照直接給出指令、地址和數據的方式對SDRAM進行操作，控制器會自動將各種指令轉化成SDRAM所需的工作時序，大大降低了對SDRAM的控制難度。(2)擴展總線接口(EBI)，可外接4個存儲設備，如閃速存儲器、SRAM等，總容量高達128MB。其中EBI接口0外接閃速存儲器，用于存儲用戶的軟件、硬件設計代碼。
1.4 方便的接口模塊
　　EPXA10嵌入式處理器部分嵌入了串口通訊模塊(UART)，可以不用編程直接實現ARM與超級終端之間的串行通訊，實時監視軟件的運行情況。如果要實現計算機與ARM之間的數據傳遞存儲，只需用戶編寫基于VC++語言的串口通訊程序，這需要用到Microsoft公司提供的MSComm串行通訊控件。
1.5 靈活的啟動方式
　　EPXA10共有兩種啟動方式：(1)從ARM啟動。這種啟動方式需要將設計下載到片外閃速存儲器中，而且設計中必須包含對ARM的應用。啟動時ARM為主動，配置各種寄存器及FPGA，執行軟件代碼。(2)從FPGA啟動。這種啟動方式需要將設計下載到片外E2PROM中，而且設計中可以只包含FPGA部分的應用。啟動時FPGA為主動，ARM處于復位狀態，配置完成后，如果有對ARM的應用，則ARM解除復位，執行軟件代碼；反之，ARM一直處于復位狀態。
2 EPXA10的工作方式
　　EPXA10嵌入式處理器部分提供了兩條32位AMBA微控制器總線AHB1、AHB2，分別用于片內各種資源的通訊，如圖1所示。基于AHB1、AHB2總線，EPXA10的工作方式大致可分為三種：(1)ARM作為AHB1總線的主控，直接訪問AHB1總線的從屬資源，包括SDRAM 控制器、片上SRAM、中斷控制器等。(2)ARM作為AHB1總線的主控，通過AHB1-2 橋訪問AHB2總線上的從屬資源，包括UART、EBI、SRAM、Stripe-To-PLD 橋等，同時通過Stripe-To-PLD橋對FPGA進行訪問和控制。(3)FPGA通過AHB2的總線主控 PLD-To-Stripe橋訪問AHB2總線上的從屬資源，包括SRAM、SDRAM控制器、UART等。
　　EPXA10片內集成了軟件可編程鎖相環路(PLL)，為微控制器總線及SDRAM控制器提供了靈活精確的時鐘基準。
3 EPXA10在圖像驅動和處理方面的應用

本文所述的圖像驅動和處理系統主要利用FPGA邏輯控制實現簡單、對大量數據做簡單處理速度快以及ARM軟件編程靈活的特點，系統框圖如圖2所示。在芯片FPGA部分，構造了CMOS驅動模塊，驅動CMOS圖像傳感器使之能夠采集圖像數據。然后圖像數據經數據接收模塊存入片外SDRAM中，并經串口傳入PC機，要將圖像數據在PC機中顯示成圖像，還需編寫基于CDib類的圖像顯示程序；同時將圖像數據經芯片ARM部分的圖像處理算法(本系統采用Sobel算子)處理，處理后的圖像數據才能經串口傳給PC機進行顯示。為了驗證基于ARM的圖像處理算法實現的正確性，還將這一算法在PC機中進行了實現，最后針對同一幅圖像，將兩種實現的結果進行了比較。

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3.1 圖像的驅動
3.1.1 CMOS圖像傳感器的驅動
　　要使CMOS圖像傳感器成像，必須設計正確的驅動時序，包括行同步、列同步、場同步及曝光時間設定等時序。利用FPGA邏輯編程簡單的特點，用硬件描述語言Verilog HDL編程，可在FPGA中實現CMOS圖像傳感器的驅動時序，該驅動時序的仿真結果如圖3所示。圖中，ld_y為行選通信號；ld_x為列選通信號；cal為場選通信號；clk_adc為內部A/D轉換器所需的時鐘；addr為行列地址線；sys_reset為曝光時間設定信號；s和r為內部放大器選通信號。

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3.1.2 圖像的采集
　　CMOS圖像傳感器輸出的信號為數字信號(即數字圖像數據)，所以圖像的采集要通過FPGA中的數據接收模塊將圖像數據保存到片外SDRAM中。數據接收模塊狀態機如圖4所示。標志Flag為1，開始采集數據。因為CMOS圖像傳感器在每個A/D轉換時鐘周期輸出一個數據(如圖3所示)，接收模塊也相應地設計成一個時鐘接收周期接收一個數據(Burst狀態)，這樣也就發揮了FPGA對大量數據處理速度快的優勢。

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3.1.3 圖像的顯示
　　ARM將SDRAM中的圖像數據經串口傳給計算機，在計算機中用VC++語言編寫串口協議和圖像顯示程序，將CMOS圖像傳感器采集到的圖像顯示在屏幕上，以便于監測驗證。
3.2 圖像的處理
　　本系統采用的圖像處理算法基于Sobel邊緣檢測算子。圖像的邊緣是由灰度不連續性所反映的，是圖像的最基本信息。邊緣檢測算子檢查每個像素的鄰域并對灰度變化率進行量化，也包括方向的確定，大多數使用基于方向導數掩模求卷積的方法。就sobel算子而言，如圖5所示，采用了兩個3×3卷積核形成邊緣算子模板，緊鄰中心像素的像素有4個，和中心像素成斜對角的像素也有4個，距離中心像素近的模板值的系數為2，成斜對角的比較遠，所以其系數為1，該系數反映了這樣一點：鄰域對當前像素的灰度梯度的影響程度越近影響越大，越遠影響越小。圖像中的每個點都用這兩個核做卷積，一個核對垂直邊緣響應最大，而另一個核對水平邊緣響應最大，兩個卷積的最大值作為該點的輸出位，反映了當前位置灰度梯度(圖像邊緣)的主要方向和大小。運算結果反映了一幅邊緣幅度圖像。

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　　因為拍攝的圖像為1024×1024，采用的Sobel算子為3×3模板，所以圖像周邊的一圈像素(第1行、第1024行、第1列、第1024列)保持原灰度值。在圖像的第2行2列到1023行1023列的范圍內，用圖5所示的算子模板進行掃描計算，即當前像素和與當前像素相鄰的8個像素，分別與模板中位置相應的9個系數相乘，累加這9個乘積結果，就得到針對某一方向的灰度梯度。比較兩個方向的計算結果，取最大者作為當前位置的灰度梯度。圖7為圖6經過Sobel算子進行邊緣提取后得到的圖像。該算法在ARM中是基于C語言實現的，體現了ARM軟件編程靈活的特點。
3.3 試驗結果
　　圖6是成功驅動CMOS圖像傳感器后拍攝的景物圖像，可見圖像非常清晰。本文分別針對Soble算子進行了基于PC機和基于ARM的實現，圖7為圖6經過ARM中的Sobel算子的邊緣提取結果，圖8為圖6經過PC機中Sobel算子的邊緣提取結果，圖9為圖7和圖8逐像素的比較結果。可見兩種實現方法得到的結果完全一致，說明了基于ARM的Sobel算子的實現是正確的。

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　由于EPXA10集成了先進的ARM922T處理器器以及高密度的FPGA，所以在不增加體積和改進硬件電路的情況下，可以實現更加復雜的圖像處理算法和硬件控制邏輯設計，具有很強的系統擴展潛力。這種嵌入式方案必將成為集成電路的發展趨勢，將會在未來較短的時間里得到快速的發展。