同步數字系統中的時鐘信號（如遠程通信中使用的）為系統中的數據傳送定義了時間基準。一個時鐘分配網絡由多個時鐘信號組成，由一個點將所有信號分配給需要時鐘信號的所有組件。因為時鐘信號執行關鍵的系統功能，很顯然應給予更多的關注，不僅在時鐘的特性（即偏移和抖動）方面，還有那些組成時鐘分配網絡的組件。

FPGA開發團隊不斷面臨過于繁瑣、復雜的時鐘網絡的挑戰。各種因素，包括不斷增加的I/O需求、降低成本的要求和減少印刷電路板設計更改的需要，迫使設計人員重新審視時鐘網絡。

引發設計更改的因素
1. 電路板面積的限制
印刷電路板設計必須考慮到許多限制因素。包括物理尺寸、散熱要求、走線長度、層數和互連的類型。隨著每一代的設計都要求更多的功能，因而電路板的限制因素也越來越多。一種解決方案是使用可編程邏輯器件，如FPGA和CPLD，減少元件數量并降低電路板的復雜性。然而，采取這種方法的同時還可以進一步重新審視一下時鐘分配網絡。不僅因為時鐘網絡的各種走線長度，占用了大量的電路板面積，并且還用到大量的振蕩器和時鐘分配IC來產生當今設計中所需的多種頻率。

2. 時鐘網絡性能
時鐘信號及其相關的分配網絡對于實現當今數字系統的高性能和高可靠性來說是至關重要的。提高同步設計整體性能的關鍵是要提高時鐘網絡的頻率。然而，由于一些因素，如時序容限、信號完整性和同步相關時鐘邊沿，使得時鐘網絡的復雜性大大增加。時鐘網絡使用一系列單功能的組件來設計，如扇出緩沖器、時鐘發生器、延遲線、零延遲緩沖器和頻率合成器。任何由于走線長度不同而引起的時序錯誤，都可以通過蛇形線進行走線長度匹配或使用緩沖器來解決。使用試錯法選擇串聯電阻可以緩和任何走線阻抗與輸出驅動器阻抗不匹配的影響。甚至可以使用專門的轉換器來匹配時鐘發生器和接收器IC之間的信號接口，與多種信號標準連接。然而，傳統上設計師們采用多種不太理想的解決方案，目的是為了使用盡可能少的走線和元器件，實現小規模且高性能的時鐘網絡。

3. 更高的FPGA I/O利用率
隨著高復雜度的系統設計推動了可編程邏輯的使用，設計人員需要更多的FPGA I/O來實現更多功能。再加上由于每個系統對FPGA I/O的需求都不同，突然之間每個I/O都變得很珍貴。當I/O受限時，簡單的解決方案就必須移植到較大的FPGA上。在這種情況下，“大”可能意味著更多的封裝引腳數或者更多查找表（LUT）的FPGA。然而，通常“大”也意味著器件價格更昂貴。另一種解決方案是檢視I/O到底是如何被消耗的，特別是在時鐘分配網絡中。一個帶有扇出緩沖器的時鐘發生器需要使用多達12個I/O，這聽起來好像不多，但是考慮到在一個應用中所需要的不同時鐘頻率的數量。現在你可以很清楚地看到時鐘分配網絡用掉了多少FPGA的I/O……太多了！通過優化時鐘網絡，設計師們可以使用更小的FPGA或者獲得免費的I/O來實現附加功能。

現代FPGA時鐘分配示例
高級夾層卡（Advanced MC或AMC）是一個小型的夾層卡，符合PICMG標準定義。它是開發AdvancedTCA和MicroTCA系統時，設計師選擇的夾層卡。

評估時鐘源選擇的方法之一是使用一塊評估板，如LatticeECP3 AMC評估板。此板允許為5個時鐘網絡中的每一個提供多個時鐘源選擇，如圖1所示。

圖1 AMC時鐘網絡

圖1中，FPGA的SERDES/PCS核可以使用幾種可選的連接。PCS quad可用于多種、雙工SERDES通道，連接到各種千兆以太網接口或AMC背板。

● PCSA——來自板上122.88、125或156.25 MHz的時鐘源。但是，如果使用了122.88 MHz，這將禁止PCSA上任何非CPRI接口。PCSA也可以接收來自AMC背板的時鐘。

● PCSB和PCSC——來自板上125或156.25 MHz器件的時鐘源。它們還可以從AMC背板接收時鐘。該時鐘允許不同的速率或相同的速率時鐘分別提供給PCSB和PCSC參考時鐘。

● PCSD——來自板上122.88、125或156.25 MHz器件的時鐘源。它們還可以從AMC背板接收時鐘信號。

● 背板——連接AMC edge-finger (TCLKB)的遠程通信時鐘。這個時鐘可以在不使用時禁用。

* 來自AMC的時鐘：這個時鐘能夠為所有4個quad提供PCS參考時鐘的驅動參考時鐘源。

* 輸入AMC的時鐘：這個時鐘能夠驅動AMC模塊到背板，并且可以是任意PCS quad的同一個參考時鐘源。
如圖2所示，AMC時鐘網絡最初通過多個時鐘發生器控制，1?4個扇出緩沖器和一個2:1多路開關。該方案需要38個I/O來進行時鐘分配控制，還需要占用大量電路板面積。

圖2 傳統AMC時鐘網絡機制

利用一個可編程的時鐘管理器件，可以大大地優化網絡（如圖3所示）。該方案僅需要18個I/O來進行時鐘分配控制，節省了20個I/O可用于其他功能。此外，使用這種設計節省了超過3平方英寸的電路板面積。
這些方案通過使用兩個可編程時鐘管理器件來控制（見圖4）。有幾個板上振蕩器可以合成和/或扇出作為幾個時鐘的輸入。所有的時鐘變量都可以通過對時鐘管理器件的編程來進行管理。

圖3 優化的AMC時鐘網絡設計

圖4 AMC時鐘網絡控制

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可編程性重新定義了時鐘網絡
一個可編程的時鐘分配IC，如ispClock5406D專門為高性能的通信和計算應用而設計，如PCI Express、ATCA、MicroTCA和AMC。這些可編程IC的主要功能包括一個超低相位噪聲的PLL、輸出部分支持多種邏輯標準和雙偏移控制。

這類可編程時鐘分配IC的主要優點包括：
● 可編程偏移通過減少蜿蜒的走線從而簡化了電路板布局，并有助于增加時序容限、縮短設計時間。

● 能夠通過一個可編程的輸出阻抗特性來匹配走線阻抗。與更高的輸出VCC和接地引腳相結合，提高了時鐘信號的完整性。此外，由于輸出阻抗可以按每個器件來調整，器件與器件間輸出阻抗的差異最小化，從而提高生產合格率。一個片上可編程輸出阻抗還可以彌補使用輸出阻抗匹配電阻而引起的要用更大的電路板面積的需求。

● 一個通用扇出緩沖器，可以通過編程來驅動多種信號標準，減少了對獨立的（有時部分使用）信號轉換器的需求，因此減少了時鐘網絡的層次，并且降低了整個電路板的時序要求。

● 低抖動和良好匹配的輸出-輸出偏移，可以提供額外的時序容限。

● 每個IC的配置可保存在片上非易失性存儲器中，通過JTAG接口進行重新編程。然后器件的某些特定方面可以通過一個I2C接口進行修改。因為該器件的所有的主要功能都是可編程的，設計人員可以使用標準化的器件，如ispClock5406D以滿足其系統時鐘需求，并且降低成本。

綜述
可編程時鐘器件集成了主要的時序元件，如一個PLL、分頻器、扇出緩沖器、零延遲緩沖器，從而節省電路板面積、降低成本，并提高性能。使用諸如ispClock5400D系列器件，設計人員可以更好地規劃其特定系統的理想時鐘產生和分配電路，更好地利用其FPGA上的I/O。