現(xiàn)代數(shù)字系統(tǒng)的設(shè)計(jì)一般都采用自頂向下的模塊化設(shè)計(jì)方法。即從整個(gè)系統(tǒng)的功能出發(fā)，將系統(tǒng)分割成若干功能模塊。在自頂向下劃分的過程中，最重要的是將系統(tǒng)或子系統(tǒng)按計(jì)算機(jī)組成結(jié)構(gòu)那樣劃分成控制器和若干個(gè)受控制的功能模塊。受控部分通常是設(shè)計(jì)者們所熟悉的各種功能電路，設(shè)計(jì)較為容易。主要任務(wù)是設(shè)計(jì)控制器，而其控制功能可以用有限狀態(tài)機(jī)來實(shí)現(xiàn)。因而有必要深入探討有限狀態(tài)機(jī)的設(shè)計(jì)方法。

1 狀態(tài)機(jī)設(shè)計(jì)的一般方法

　　傳統(tǒng)的設(shè)計(jì)方法是首先繪制出控制器的狀態(tài)圖，并由此列出狀態(tài)表，再合并消除狀態(tài)表中的等價(jià)狀態(tài)項(xiàng)。在完成狀態(tài)寄存器的分配之后，根據(jù)狀態(tài)表求出次態(tài)及輸出方程，最后畫出設(shè)計(jì)原理圖。采用這種方法設(shè)計(jì)復(fù)雜狀態(tài)機(jī)將會(huì)十分繁雜。

　　利用VHDL設(shè)計(jì)狀態(tài)機(jī)，不需要進(jìn)行繁瑣的狀態(tài)分配、繪制狀態(tài)表和化簡(jiǎn)次態(tài)方程。設(shè)計(jì)者不必使用卡諾圖進(jìn)行邏輯化簡(jiǎn)，不必畫電路原理圖，也不必搭試硬件電路進(jìn)行邏輯功能的測(cè)試，所有這些工作都可以通過EDA工具自動(dòng)完成。應(yīng)用VHDL設(shè)計(jì)狀態(tài)機(jī)的具體步驟如下:

　　(1)根據(jù)系統(tǒng)要求確定狀態(tài)數(shù)量、狀態(tài)轉(zhuǎn)移的條件和各狀態(tài)輸出信號(hào)的賦值，并畫出狀態(tài)轉(zhuǎn)移圖;

　　(2)按照狀態(tài)轉(zhuǎn)移圖編寫狀態(tài)機(jī)的VHDL設(shè)計(jì)程序;

　　(3)利用EDA工具對(duì)狀態(tài)機(jī)的功能進(jìn)行仿真驗(yàn)證。

　　下面以離心機(jī)定時(shí)順序控制器的設(shè)計(jì)為例，說明狀態(tài)機(jī)的設(shè)計(jì)方法。

2 定時(shí)順序控制狀態(tài)機(jī)的設(shè)計(jì)

　　在化工生產(chǎn)中，離心機(jī)用于固、液分離的工藝流程，如圖1所示。

?加料至刮刀回程循環(huán)N次之后，進(jìn)入大洗網(wǎng)工序，隨后又開始進(jìn)入新一輪順序循環(huán)工作。該系統(tǒng)控制器的框圖如圖2所示。

?　　圖2中計(jì)數(shù)模塊是由三個(gè)帶異步復(fù)位和并行預(yù)置的計(jì)數(shù)器組成。其中COUNTER1是2位加/減法計(jì)數(shù)器，用于控制從加料至刮刀回程的各工序時(shí)間，其中加料和卸料工序?yàn)榧佑?jì)時(shí)，其余工序?yàn)闇p計(jì)時(shí);COUNTER2是3位減法計(jì)數(shù)器，用于控制大洗網(wǎng)的時(shí)間;COUNTER3是2位加法計(jì)數(shù)器，用于控制循環(huán)工作次數(shù)。譯碼器用于選通與各工序相對(duì)應(yīng)的預(yù)置數(shù)。圖2中K1、K2分別是加料和卸料限位開關(guān)信號(hào)，R{R1、R2、R3}為計(jì)數(shù)器減為零(或循環(huán)次數(shù)等于預(yù)置數(shù))時(shí)發(fā)出的信號(hào)，它們都可作為狀態(tài)轉(zhuǎn)移的控制信號(hào)。LD(LD1、LD2、LD3)為并行置數(shù)控制信號(hào)，CLR(CLR1、CLR2、CLR3)為異步清零信號(hào)，ENA(ENA1、ENA2)為計(jì)數(shù)使能信號(hào)，J為加/減計(jì)數(shù)控制信號(hào)，G(G1、A、B、C)為譯碼器控制信號(hào)，F(xiàn)O為各工序電磁閥和指示燈控制信號(hào)。

　　系統(tǒng)工作方式如下:當(dāng)系統(tǒng)處于初始狀態(tài)或復(fù)位信號(hào)reset有效時(shí)，系統(tǒng)處于復(fù)位狀態(tài)。按下自動(dòng)工作鍵C0，系統(tǒng)進(jìn)入加料工序并開始自動(dòng)控制離心機(jī)的運(yùn)行。以加水工序?yàn)槔紫仍诩铀A(yù)置數(shù)狀態(tài)(water_ld)時(shí)，狀態(tài)機(jī)輸出信號(hào)FO，開啟加水電磁閥及指示燈，同時(shí)輸出信號(hào)G控制選通加水時(shí)間預(yù)置數(shù)，在LD1信號(hào)的控制下，將預(yù)置數(shù)送入COUNTER1。此時(shí)ENA1=1，J=1，使計(jì)數(shù)器為減計(jì)數(shù)狀態(tài)。然后，在下一個(gè)時(shí)鐘周期進(jìn)入加水工作狀態(tài)(water)，并開始減計(jì)時(shí)。當(dāng)計(jì)時(shí)為零時(shí)，計(jì)數(shù)器發(fā)出借位信號(hào)R1作為此工序結(jié)束的信號(hào)送入狀態(tài)機(jī)，使其轉(zhuǎn)入下一個(gè)工作狀態(tài)。根據(jù)系統(tǒng)要求可畫出狀態(tài)轉(zhuǎn)移圖如圖3所示。其中圖3表示各狀態(tài)轉(zhuǎn)移的順序和轉(zhuǎn)移條件，表1列出了與各狀態(tài)相應(yīng)的輸出信號(hào)值。


按照狀態(tài)轉(zhuǎn)移圖可編寫狀態(tài)機(jī)的VHDL源程序。采用雙進(jìn)程描述法設(shè)計(jì)的離心機(jī)控制器源程序如下:

library ieee；

use ieee.std_logic_1164.all；

entity controller is

port (c0，reset: in std_logic；

clk1，k1，k2，r1，r2，r3: in std_logic；

clr1，clr2，clr3，j，enal，ena2: out std_logic；

ld1，ld2，ld3，g1，a，b，c: out std_logic；

fo: out std_logic_vector(6 downto 0))；

end controller；

architecture state_machine of controller is

type statetype is (system_reset，load，one_dry，water_ld， water，

two_dry_ld，two_dry，unload_reset，unload，return_trip，decision，

wash，cycle_ld)；

signal present_state，next_state : statetype；

begin

state_comb:process (present_state，c0，reset，k1，k2，r1，r2，r3)

begin

　　if reset=＇1＇ then

　clr1<=＇1＇；clr2<=＇1＇；clr3<=＇1＇；j<=＇0＇；ena1<=＇0＇；

ena2<=＇0＇；

　 g1<=＇0＇；c<=＇0＇；b<=＇0＇；a<=＇0＇；

fo<=″0000000″；ld1<=＇0＇；ld2<=＇0＇；ld3<=＇0＇；

next_state <= system_reset；

else

case present_state is

when system_reset =>

clr1<=＇1＇；clr2<=＇1＇；clr3<=＇0＇；j<=＇0＇；

ena1<=＇0＇；ena2<=＇0＇；

g1<=＇1＇；c<=＇1＇；b<=＇0＇；a<=＇1＇；

fo<=″0000000″；ld1<=＇0＇；ld2<=＇0＇；ld3<=＇1＇；

if (c0=＇1＇) then

next_state<=load；

else

next_state<=system_reset；

end if；

when load =>

clr1<=＇0＇；clr2<=＇0＇；clr3<=＇0＇；j<=＇0＇；

ena1<=＇1＇；ena2<=＇0＇；

g1<=＇0＇；c<=＇0＇；b<=＇0＇；a<=＇0＇；

fo<=″0000001″；ld1<=＇0＇；ld2<=＇0＇；ld3<=＇0＇；

if (k1=＇1＇) then

next_state<=one_dry；

else

next_state<=load；

end if；

……

end case；

end if；

end process state_comb；

state_clocked:process(clk1，reset)

begin

if reset=＇1＇ then

present_state<=system_reset；

elsif rising_edge(clk1) then

present_state<=next_state；

end if；

end process state_clocked；

end state_machine；