卷積碼是深度空間通信系統和無線通信系統中常用的一種差錯控制編碼。它克服了分組碼由于以碼塊為單位編譯碼而使分組間的相關信息丟失的缺點。（2，1，8）卷積碼在2G、3G通信系統中得到了廣泛的運用。CDMA/IS-95系統的前向信道[3]、CDMA20001x的前反向鏈路都使用了生成多項式為（561，753）碼率為1/2的（2，1，8）卷積碼。針對目前卷積碼譯碼器占用資源較多，最高工作頻率較低的缺點，本文設計了一種新的基于FPGA的（2，1，8）卷積碼譯碼器。該譯碼器工作頻率高，輸出時延小，占用資源少。

　　1? （2，1，8）卷積碼譯碼器的總體設計

　　本文所實現的（2，1，8）卷積碼譯碼器是基于維特比算法的硬判決譯碼器。整個系統分為啟動單元、中間處理單元、譯碼輸出單元3個單元模塊。系統總體結構圖如圖1所示。對（2，1，8）卷積碼譯碼器，啟動單元處理的是前8個輸入的碼字，中間處理單元處理的是后續輸入的碼字。譯碼輸出單元實現對譯碼器譯出碼字的輸出。本設計中，各狀態節點的路徑度量和幸存路徑均采用FPGA片內的寄存器作為存儲主體，即采用的是寄存器交換法。這樣譯碼輸出時不用回溯，能極大提高譯碼器的譯碼速率。

?

　　2? （2，1，8）卷積碼譯碼器各模塊設計

　　2.1 啟動單元模塊

　　（2，1，8）卷積碼譯碼器共有256個狀態節點。在處理前8個輸入碼字中的第i（i為大于0且小于9的整數）個碼字時，只需對其中的2i個狀態節點進行處理，而且轉移至這2i個狀態節點的前一狀態節點都各僅有一個，其狀態轉移圖如圖2所示。因此并不需執行比較和選擇操作。該單元的關鍵在于確定處理第i個碼元時，需對哪些狀態節點的幸存路徑和路徑度量值更新。經分析可知：在第i個碼元處理結束后。當且僅當某節點對應的狀態值的二進制形式的低（8-k）位比特均為0，譯碼器才可能到達該狀態節點。據此本文設計了如下的一種巧妙方法確定某狀態節點是否能到達。設置一個8bit位寬的寄存器型變量sd0。其初始值置為0x7f，即將其最高位置為0，每處理完一個碼元，就將sd0右移一位，在判斷狀態值為i的節點是否需要處理時，將sd0與i進行按位與運算，若其結果為0，則該狀態節點需被處理，否則，直接進入對下一狀態節點的判斷處理。

?

　　在計算各狀態節點的路徑度量BM時，本設計采取了如下方案。預先計算出（2，1，8）卷積碼的256個狀態在輸入為0時的編碼結果，并將其存儲在一個由256個位寬為2bit的寄存器組中。處理接收的卷積碼碼字時，首先計算出該碼字與（2，1，8）卷積碼的4個可能碼字00，01，10，11的不同的比特的位數。并分別存儲在對應的4個2bit位寬的路徑度量寄存器l0,l1,l2,l3中。將狀態節點i和（i+128）的兩個路徑度量值分別記為BM0和BM1，節點i的BM0和BM1分別為編碼器處于狀態（2×i）和（2×i+1）且輸入為0時的輸出碼字與當前時刻輸入碼字不同的比特數。節點（i+128）的BM0和BM1分別為編碼器處于狀態（2×i）和（2×i+1）且輸入為1時的輸出碼字與當前時刻輸入碼字不同的比特數。且任何狀態節點的兩個路徑度量值BM0和BM1之和為2，據此就可得出各個狀態節點的BM0和BM1的值。

2.2 中間處理單元

　　中間處理單元的主體是加比選操作模塊。（2，1，8）卷積碼譯碼器處理完開始的８個碼元之后，其狀態轉移圖如圖3所示。此時，到達每個狀態節點的路徑有兩條，到達狀態節點i和i+128的兩條路徑分別來自節點2×i和2×i+1，其中i為小于128的自然數。對狀態i和i+128對應節點的幸存路徑和路徑度量值的更新就是要比較節點2×i和2×i+1的在前一碼元處理結束后的路徑度量與它們轉移至狀態i和i+128時對應的路徑度量之和，并取其中較小者。

?

　　該單元需解決的一個關鍵問題就是路徑度量的溢出問題。若不對該問題進行處理，隨著譯碼序列長度的增加，將根據各狀態的路徑度量寄存器存儲值的大小判斷各狀態路徑度量的相對大小發生錯誤，從而使得譯碼出錯。經過對（2，1，8）卷積碼譯碼器網格圖的研究發現：硬判決時，256個狀態的路徑度量的最大值與最小值之差不會超過15，若用５比特位寬的寄存器型變量存儲各狀態的路徑度量，當最大路徑度量值達到31即將溢出時，最小路徑度量值一定不小于16，此時將所有256個狀態節點的路徑度量值均減去16，這樣就解決了溢出問題。根據各狀態的路徑度量值的最高比特位是0還是1就可判斷其值是否大于等于16。

　　2.3 譯碼輸出單元

　　本設計譯碼輸出單元采取截短譯碼算法。即譯碼到達一定深度時，就開始輸出譯碼結果。該譯碼深度一般應不小于5倍卷積碼的約束長度。本設計中譯碼深度取為45。譯碼輸出采用任意狀態判決準則。每個時刻將全0狀態的幸存路徑的最高比特位移出作為譯碼器輸出。采用任意狀態判決準則能降低硬件的復雜度。

　　3? 仿真結果及分析

　　采用EP1S20F484C5作為目標器件，將譯碼器用Quartus2自帶的編譯器編譯綜合后的結果顯示：該譯碼器共占用了14226個邏輯單元LE，譯碼器的最高工作頻率可達102MHz，其輸出時延為47個時鐘周期。文獻[13]采用RAM作為幸存路徑的存儲主體實現的（2，1，8）卷積碼譯碼器，采用APEXEP20K200作為目標芯片時，共使用了2200個邏輯單元，和16塊RAM，譯碼器最高僅可支持40MHz的時鐘，完成一步約束長度為9（256狀態）的加、比、選操作需要132個時鐘周期。內部的最高譯碼速度僅可達588kb/s。因此本設計僅用相對較少的硬件資源消耗換取了較大的譯碼速率的提高。

　　由糾錯編碼的理論可知，當線性分組碼的碼字間的最小距離為dmin時，其最多能糾正[（dmin-1）/2]個比特的錯誤，運算符[]表示不超過該數的最大整數。卷積碼中用自由最小距離df代替，生成多項式為（561，753）的（2，1，8）卷積碼的自由最小距離為df=12，因此其能糾正最多為5個比特的突發錯誤。

　　為驗證所設計的卷積碼譯碼器的糾錯性能，首先基于有限狀態機設計了一個編碼器，當其輸入為111111111111111100000000時，經過一個時鐘周期的時延，編碼器輸出碼字為321201103333333301213223，將該序列的前5比特數據取反后作為譯碼器的輸入，其仿真結果如圖4所示。

?

　　由圖4中的仿真波形可看出：經過47個時鐘周期的延遲之后，譯碼器糾正了輸入碼元5個比特的錯誤，正確譯出了信息碼字。從而說明該譯碼器設計正確。

　　4? 結語

　　本文基于FPGA技術設計了一種（2，1，8）卷積碼的硬判決維特比譯碼器。該譯碼器以FPGA片內的寄存器作為路徑度量和幸存路徑的存儲單元，經分析得出了路徑度量單元的最小位寬，有效降低了對芯片資源的消耗。采用截短譯碼算法，降低了硬件的復雜度。采取了一種巧妙的方法實現了譯碼器的啟動過程單元。綜合和仿真結果表明：該譯碼器用較少的硬件資源消耗就換取了極大的譯碼速度的提高。

?