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　　介紹一種基于FPGA的網絡圖像采集處理系統設計，該系統采用單片FPGA，實現了圖像的采集、壓縮和網絡傳輸功能，具有體積小，集成度高，算法升級靈活方便的特點。詳述了模塊的圖像采集邏輯、RAM控制邏輯、壓縮算法邏輯和網絡傳輸功能的實現方法。測試結果表明，系統運行穩定，性能滿足要求。本文介紹一種基于單片FPGA實現圖像采集、處理和網絡傳輸的設計方案。

　　1 總體設計

　　總體框圖如圖1所示，系統采用Altera公司推出的StratixⅡ系列EP2S60F484型號FPGA作為圖像采集處理和網絡傳輸的核心，視頻A/D采用ADV7181B芯片，支持PAL，NTSC和SECAM多種制式視頻輸入。圖像采集處理在FPGA內部實現，主要有3部分，分別為圖像采集模塊、RAM控制模塊和JPEG編碼器。NiosⅡ處理器作為主處理器，主要是通過I2C模塊對ADV7181B進行配置，控制JPEG編碼器和實現圖像的網絡傳輸功能。

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　　2 主要功能模塊設計

　　2.1 圖像采集模塊

　　圖像采集模塊主要實現圖像信號檢測和圖像裁剪的功能。

　　CCD攝像頭輸出的視頻信號經過ADV7181B芯片解碼，輸出符合ITU-R BT.601標準的數據流。圖2所示為ADV7181B輸出的行同步信號參數和YCrCb信號時序圖。當輸出“FF 00 00 XY”時，表示有效圖像數據的開始或者結束。其中XY[4]=0表示圖像數據開始信號(SAV信號);XY[4]=1表示圖像數據結束信號(EAV信號);XY[6]=0表示奇場信號;XY[6]=1表示偶場信號。通過檢測EAV和SAV信號，分奇偶場提取有效的圖像數據。

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　　根據輸出圖像大小的不同要求，需要對圖像進行裁剪。構造一個裁剪檢測電路，如圖3所示。利用像素時鐘和水平同步信號、垂直同步信號進行計數，根據圖像輸出大小要求，設定比較器數值，當行列有效計數的數值在比較器設定的范圍之內，檢測電路使RAM處于寫使能狀態，把圖像數據存入RAM。系統默認的圖像輸出大小是720×576像素，如果圖像輸出大小為512×512像素，那么行有效計數中的比較器數值分別為52和308，提取奇場和偶場中的第53行到第308行數據。同理，列有效計數中比較器分別為16和272。

　　2.2 RAM控制模塊

　　RAM控制模塊通過乒乓操作對圖像數據進行緩存和讀取，系統只存取圖像的亮度信號，即Y信號。乒乓操作的處理流程如下：在第1場時間，將圖像數據緩存到SRAM1;在第2場時間，將圖像數據緩存到SRAM2，同時將SRAM1的數據送到JPEG編碼器進行圖像壓縮;在第3場時間，將圖像數據緩存到SRAM1，同時將SRAM2的數據送到JPEG編碼器進行圖像壓縮，依此循環。將圖像數據保存到SRAM時，由視頻采集模塊的行有效計數器和場有效計數器產生RAM寫入地址。

　　由于圖像數據是按照奇偶場先后傳輸的，為了得到一副完整的圖像，需要將奇偶場數據合并。RAM控制模塊先將奇場數據寫入RAM奇數行中，即奇場第1行存在RAM的第1行，奇場第2行存在RAM的第3行，依此類推直到奇場288行數據全部存完為止;再將偶場數據寫入RAM的偶數行中，即偶場第1行存在RAM的第2行，奇場第2行存在RAM的第4行，依此類推直到偶場288行數據全部存完為止。