利用FPGA實現(xiàn)大型設計時，可能需要FPGA具有以多個時鐘運行的多重數(shù)據(jù)通路，這種多時鐘FPGA設計必須特別小心，需要注意最大時鐘速率、抖動、最大時鐘數(shù)、異步時鐘設計和時鐘/數(shù)據(jù)關系。設計過程中最重要的一步是確定要用多少個不同的時鐘，以及如何進行布線，本文將對這些設計策略深入闡述。

　　FPGA設計的第一步是決定需要什么樣的時鐘速率，設計中最快的時鐘將確定FPGA必須能處理的時鐘速率。最快時鐘速率由設計中兩個觸發(fā)器之間一個信號的傳輸時間P來決定，如果P大于時鐘周期T，則當信號在一個觸發(fā)器上改變后，在下一個邏輯級上將不會改變，直到兩個時鐘周期以后才改變，如圖1所示。

　　傳輸時間為信號在第一個觸發(fā)器輸出處所需的保持時間加上兩級之間的任何組合邏輯的延遲，再加兩級之間的布線延遲以及信號進入第二級觸發(fā)器的設置時間。無論時鐘速率為多少，每一個FPGA設計所用的時鐘必須具有低抖動特性。抖動S是觸發(fā)器的一個時鐘輸入到另一個觸發(fā)器的時鐘輸入之間的最大延遲。為使電路正常工作，抖動必須小于兩個觸發(fā)器之間的傳輸時間。

　　圖2顯示了如果抖動大于傳輸時間（S＞P）將出現(xiàn)的情況，該電路用時鐘的兩個上升沿來延遲信號1。然而，信號1上的一個改變會在相同的時鐘周期上傳輸?shù)降男盘?上，從而引起信號2的改變。因為S＞P，電路將不能不正常。

　　須注意的是，時鐘速率與傳輸延時并沒有什么關系，甚至普通的100bps時鐘也會出現(xiàn)抖動問題。這意味著雖然FPGA供應商宣稱他們的芯片具有較短的傳輸時間和很高的時鐘速率，但抖動問題可能會嚴重，甚至那些沒有運行在最高速率上的設計也是如此。

　　好在FPGA供應商已經(jīng)認識到時鐘抖動的影響，并在他們的芯片中提供低抖動的布線資源。這些特殊的布線能夠在芯片中一個給定范圍內(nèi)的任何兩個觸發(fā)器之間提供一個確定的最大抖動。部分產(chǎn)品的低抖動資源覆蓋了整個芯片，而其它的則可能只覆蓋了FPGA邏輯塊中的一個特定的行或列。對于一個需要很多不同時鐘源的設計，這些低抖動FPGA是比較理想的選擇。

　　多時鐘設計的最嚴重問題之一是用異步時鐘將兩級邏輯結(jié)合在一起。由于異步時鐘會產(chǎn)生亞穩(wěn)態(tài)，從而嚴重降低設計性能，或完全破壞設計所能實現(xiàn)的功能。在觸發(fā)器的時序要求產(chǎn)生沖突時（設置時間和保持時間）將產(chǎn)生亞穩(wěn)態(tài)，觸發(fā)器的最終輸出是未知的，并使整個設計處于不確定狀態(tài)。如果有一級邏輯要將數(shù)據(jù)異步地發(fā)送到另一級，圖3所示的情形將不能滿足觸發(fā)器的設置和保持時間要求。確切地說，如果設計中含有異步邏輯將有可能會產(chǎn)生亞穩(wěn)態(tài)。在處置異步資源時必需非常小心，因為這可能產(chǎn)生一些很嚴重的問題。