應(yīng)用及分析 - Verilog HDL阻塞屬性簡(jiǎn)介

　2應(yīng)用及分析

　　通常非阻塞賦值產(chǎn)生寄存器等存儲(chǔ)元件，對(duì)應(yīng)的物理器件是帶存貯功能的元件，如寄存器、觸發(fā)器等。阻塞賦值則對(duì)應(yīng)網(wǎng)線(wire)類型，通常與物理連線對(duì)應(yīng)。這是兩種賦值方式的最明顯的差異，也是時(shí)序邏輯用非阻塞、組合邏輯用阻塞的重要原因。但這并不是絕對(duì)的，事實(shí)上阻塞賦值對(duì)應(yīng)網(wǎng)線(wire)型，亦可對(duì)應(yīng)寄存器(reg)型;阻塞賦值也能生成存貯元件，因此不能片面理解。在組合邏輯里，鎖存器可能引發(fā)測(cè)試問題，帶來隱患。說明在建模時(shí)，首先要從硬件出發(fā)來考慮問題，應(yīng)先在頭腦中形成電路結(jié)構(gòu)，由于賦值方式的不同，綜合結(jié)果差異甚大，運(yùn)用不當(dāng)很可能會(huì)導(dǎo)致建模失敗。阻塞賦值在時(shí)序邏輯中亦有著重要應(yīng)用，在需要實(shí)時(shí)更新的組合邏輯中只有阻塞賦值能滿足要求。

　　以下示例代碼的功能是計(jì)算傳送過來的data中1和0的個(gè)數(shù)。

　　reg[5:0]count0，count1;

　　always@(posedgeclk,negedgeRst_n)

　　begin

　　if(!Rst_n)

　　...

　　else

　　begin

　　count0=0;//語句1

　　count1=0;//語句2

　　for(i=0;i<=11;i=i+1)

　　begin

　　if(data[i]==1)

　　count1=count1+1;//語句3

　　elseif(data[i]==0)

　　count0=count0-1;//語句4

　　else

　　count0=count0+0;//防止生成鎖存器

　　end

　　在這段代碼里，count0、count1的值必須在每次計(jì)數(shù)之前被清零，count0、count1必須實(shí)時(shí)更新。顯然，只有阻塞賦值能滿足要求。非阻塞賦值分兩步完成，所有的更新事件在單位仿真周期末同時(shí)執(zhí)行，只有最后一個(gè)值有效，所以非阻塞賦值無法完成計(jì)數(shù)任務(wù)。阻塞賦值卻能很好地勝任，因?yàn)樽枞x值估值和更新一次性完成。

　　事件上，在時(shí)序邏輯中經(jīng)常碰到上述實(shí)時(shí)更新問題，非阻塞賦值往往無法實(shí)現(xiàn)，如用阻塞賦值則可很好地解決問題。

　　正如阻塞賦值在時(shí)序邏輯中有重要應(yīng)用一樣，非阻塞賦值在組合邏輯中亦有不可替代的應(yīng)用。在組合邏輯中用非阻塞賦值可以把組合邏輯改造成流水線。可執(zhí)行如下所示純組合邏輯代碼，將生成純組合邏輯，綜合結(jié)果如圖2所示。

　　inputa,b,c,clk,sel;

　　outputout;

　　regout,temp;

　　always@(posedgeclk)

　　begin

　　temp=a&b;//語句1

　　if(sel)

　　out=temp|c;//語句2

　　else

　　out=c;//語句3

　　end

　　若把上面代碼中語句1、語句2、語句3阻塞賦值("=")改為非阻塞賦值("<=")，則綜合結(jié)果如圖3所示。

　　流水線設(shè)計(jì)方法在高性能、需經(jīng)常進(jìn)行大規(guī)模運(yùn)算的組合邏輯中可以到廣泛運(yùn)用。

　　在組合邏輯中，如在begin、end塊中同時(shí)有許多非阻塞賦值，則它們的賦值順序是并發(fā)的。實(shí)際上它們賦予的都是上一個(gè)時(shí)鐘送入寄存器的值。這與使用同一時(shí)鐘沿觸發(fā)的許多在同一個(gè)使能控制信號(hào)下賦值完全一致，并且這種賦值因?yàn)閿?shù)據(jù)保存在寄存器中，當(dāng)時(shí)鐘沿到來時(shí)都已穩(wěn)定，所以存入的數(shù)值是可靠的。用這種方法可以避免由組合邏輯產(chǎn)生的競(jìng)爭(zhēng)冒險(xiǎn)[2]。

　　在相關(guān)應(yīng)用中，非阻塞賦值能較好地解決零時(shí)刻競(jìng)爭(zhēng)冒險(xiǎn)問題。因?yàn)榉亲枞x值分兩步完成，非阻塞賦值更新事件是在所有活躍與非活躍事件執(zhí)行完之后執(zhí)行，能確保所有敏感變量值在零時(shí)刻都被觸發(fā)[3]。

　　在同一always塊混合使用阻塞賦值與非阻塞賦值，利弊共存，混合使用的結(jié)果可能事半功倍，亦可能功虧一簣。只有了解其處理機(jī)制，深刻理解阻塞與非阻塞賦值底層實(shí)現(xiàn)的異同，方可靈活運(yùn)用。

　　本文通過Verilog事件處理機(jī)制，詳細(xì)討論了阻塞與非阻塞賦值的區(qū)別、聯(lián)系及其應(yīng)用示例。由本文可知，阻塞與非阻塞賦值靈活多變，底層實(shí)現(xiàn)也差異甚大。因而在數(shù)字電路設(shè)計(jì)時(shí)，依據(jù)預(yù)期功能，從硬件實(shí)現(xiàn)出發(fā)，斟酌差異，仔細(xì)選用阻塞與非阻塞賦值才能有效避免出錯(cuò)，縮短開發(fā)周期。

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本文導(dǎo)航

第 1 頁：Verilog HDL阻塞屬性簡(jiǎn)介
第 2 頁：應(yīng)用及分析

阻塞屬性(5095) 阻塞屬性(5095)

評(píng)論

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Verilog HDL數(shù)字設(shè)計(jì)與綜合課件（第二版）

介紹Verilog HDL數(shù)字設(shè)計(jì)與綜合的課件

2015-12-23 10:58:54

Verilog HDL硬件描述語言

Verilog HDL硬件描述語言有需要的下來看看

2015-12-29 15:31:27

Verilog HDL硬件描述語言簡(jiǎn)介

本章介紹Verilog HDL語言的發(fā)展歷史和它的主要能力。verilog相關(guān)教程材料，有興趣的同學(xué)可以下載學(xué)習(xí)

2016-04-25 16:09:32

Verilog HDL程序設(shè)計(jì)教程

Verilog HDL程序設(shè)計(jì)教程-人郵

2016-05-11 11:30:19

Verilog HDL實(shí)驗(yàn)練習(xí)與語法手冊(cè)

Verilog HDL實(shí)驗(yàn)練習(xí)與語法手冊(cè)-高教

2016-05-11 11:30:19

Verilog_HDL教程

Verilog_HDL教程,又需要的朋友下來看看

2016-05-11 17:30:15

Verilog+HDL實(shí)用教程-電科

Verilog+HDL實(shí)用教程-電科，下來看看。

2016-05-11 17:30:15

_Verilog_HDL的基本語法

Verilog_HDL語言的學(xué)習(xí)，為FPGA編程打下堅(jiān)實(shí)的基礎(chǔ)

2016-05-19 16:40:52

Verilog HDL應(yīng)用程序設(shè)計(jì)實(shí)例精講

Verilog HDL應(yīng)用程序設(shè)計(jì)實(shí)例精講。

2016-05-20 11:16:35

Verilog HDL應(yīng)用程序設(shè)計(jì)實(shí)例精講

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2016-05-20 11:16:35

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Verilog HDL 華為入門教程

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2016-06-03 16:57:53

Verilog HDL入門教程

本文主要介紹了Verilog HDL 語言的一些基本知識(shí)，目的是使初學(xué)者能夠迅速掌握HDL設(shè)計(jì)方法，初步了解并掌握Verilog HDL語言的基本要素，能夠讀懂簡(jiǎn)單的設(shè)計(jì)代碼并能夠進(jìn)行一些簡(jiǎn)單設(shè)計(jì)的Verilog HDL建模。

2016-07-15 15:27:00

Verilog HDL數(shù)字設(shè)計(jì)與綜合_夏宇聞譯（第二版）

verilog HDL，fpga，硬件電路學(xué)習(xí)資料

2016-09-01 14:55:49

設(shè)計(jì)與驗(yàn)證：Verilog HDL(清晰PDF)

設(shè)計(jì)與驗(yàn)證，很不錯(cuò)的一本書，《設(shè)計(jì)與驗(yàn)證》以實(shí)例講解的方式對(duì)HDL語言的設(shè)計(jì)方法進(jìn)行介紹。全書共分9章，第1章至第3章主要介紹了Verilog HDL語言的基本概念、設(shè)計(jì)流程、語法及建模方式等內(nèi)容

2016-10-10 17:04:40

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Verilog HDL設(shè)計(jì)(進(jìn)階)

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2016-11-10 15:29:36

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2017-02-07 18:25:21

深入分析verilog阻塞和非阻塞賦值

學(xué)verilog 一個(gè)月了，在開發(fā)板上面寫了很多代碼，但是始終對(duì)一些問題理解的不夠透徹，這里我們來寫幾個(gè)例子仿真出阻塞和非阻塞的區(qū)別

2017-02-11 03:23:12

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2017-02-16 00:08:59

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2018-09-20 15:51:26

如何設(shè)計(jì)常用模塊的Verilog HDL？

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2018-10-16 11:12:54

Verilog HDL入門教程

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2019-02-11 08:00:00

Verilog HDL的基礎(chǔ)知識(shí)詳細(xì)說明

硬件描述語言基本語法和實(shí)踐（1）VHDL 和Verilog HDL的各自特點(diǎn)和應(yīng)用范圍（2）Verilog HDL基本結(jié)構(gòu)語言要素與語法規(guī)則（3） Verilog HDL組合邏輯語句結(jié)構(gòu)

2019-07-03 17:36:00