異步電路:

　　電路核心邏輯有用組合電路實現;

　　異步時序電路的最大缺點是容易產生毛刺;

　　不利于器件移植;

　　不利于靜態時序分析(STA)、驗證設計時序性能。

　　同步時序電路:

　　電路核心邏輯是用各種觸發器實現;

　　電路主要信號、輸出信號等都是在某個時鐘沿驅動觸發器產生的;

　　同步時序電路可以很好的避免毛刺;

　　利于器件移植;

　　利于靜態時序分析(STA)、驗證設計時序性能。

　　10.同步設計中，穩定可靠的數據采樣必須遵從以下兩個基本原則：

　　(1)在有效時鐘沿到達前，數據輸入至少已經穩定了采樣寄存器的Setup時間之久，這條原則簡稱滿足Setup時間原則;

　　(2)在有效時鐘沿到達后，數據輸入至少還將穩定保持采樣寄存器的Hold時鐘之久，這條原則簡稱滿足Hold時間原則。

　　11.同步時序設計注意事項：

　　異步時鐘域的數據轉換。

　　組合邏輯電路的設計方法。

　　同步時序電路的時鐘設計。

　　同步時序電路的延遲。同步時序電路的延遲最常用的設計方法是用分頻或者倍頻的時鐘或者同步計數器完成所需的延遲，對比較大的和特殊定時要求的延時，一般用高速時鐘產生一個計數器，根據計數產生延遲;對于比較小的延遲，可以用D觸發器打一下，這樣不僅可以使信號延時了一個時鐘周期，而且完成了信號與時鐘的初次同步。在輸入信號采樣和增加時序約束余量中使用。另外，還有用行為級方法描述延遲，如“#5 a<=4’0101;”這種常用于仿真測試激勵，但是在電路綜合時會被忽略，并不能起到延遲作用。

　　Verilog 定義的reg型，不一定綜合成寄存器。在Verilog代碼中最常用的兩種數據類型是wire和reg型，一般來說，wire型指定的數據和網線通過組合邏輯實現，而reg型指定的數據不一定就是用寄存器實現。

　　12.常用設計思想與技巧

　　(1)乒乓*作;

　　(2)串并轉換;

　　(3)流水線*作;

　　(4)異步時鐘域數據同步。是指如何在兩個時鐘不同步的數據域之間可靠地進行數據交換的問題。數據時鐘域不同步主要有兩種情況：

　　兩個域的時鐘頻率相同，但是相差不固定，或者相差固定但是不可測，簡稱為同頻異相問題。

　　兩個時鐘頻率根本不同，簡稱異頻問題。

　　兩種不推薦的異步時鐘域*作方法：一種是通過增加Buffer或者其他門延時來調整采樣;另一種是盲目使用時鐘正負沿調整數據采樣。