FPGA 類高性能可編程邏輯器件，正是多模無線基站的最佳構建平臺之一。Xilinx率先發(fā)布和量產的65nm平臺FPGA，則以大量先進技術和全新的設計有效增加了系統產品的生命周期并滿足了3G、LTE、IMT-Advanced等移動通信標準和高性能處理設備對更多功能、性能、功耗和綜合成本的苛刻要求。

　　更大容量、更高性能

　　盡管DSP的工作時鐘頻率已經提升到GHz量級，但還是無法滿足高端應用系統對實時性的要求。換句話說，算法復雜度與傳統DSP的性能之間一直存在著落差。而且，隨著3G及LTE、IMT-Advanced等未來移動通信技術的出臺，通信系統中的MIMO、OFDM、LDPC等無線算法和AVS等實時視頻編譯碼算法的復雜度直線上升，使得這種落差呈進一步擴大態(tài)勢。

　　傳統上，這一落差是由專用信號處理芯片（ASIC或ASSP）來進行彌補。不過，FPGA憑借高度的靈活性和近些年來性能的提升以及功耗的改善，特別是近兩年的時間內采用65nm工藝的高性能FPGA的推出，加快了自身向這塊 DSP無法覆蓋的信號細分市場滲透的速度。筆者以Xilinx的Virtex 5為例進行闡述。

　　Virtex-5系列所采用的6輸入 LUT ExpressFabric技術在將性能提升了2個速度級別同時使動態(tài)功耗降低了35%，面積縮小 45%，總邏輯單元數多達 330，000個。同時，Virtex 5高達11.6 Mbit 的靈活嵌入式 Block RAM，可以以高達 550 MHz的工作速率運行。每個Block RAM模塊最高可存儲 36 Kbit 數據，可以配置成工作頻率為 550 MHz的FIFO而無需消耗邏輯資源，或配置為雙端口 RAM以增加帶寬，還可以級聯增加實現更大存儲器。

　　為了滿足設計師對多通道、高性能DSP算法加速的需要，所有 Virtex-5 系列都提供大量增強嵌入式型DSP48E slice塊，在更大的動態(tài)范圍內實現48位全精度結果而無需消耗邏輯結構資源；DSP48E Slice 支持專門的布線所實現的加法鏈結構突破了加法樹的性能瓶頸。特別在面向信號處理的SXT 平臺上的 Slice更多達 6？0 個，可以工作在550 MHz，實現 352 GMACS 的性能。同時每個 DSP48E Slice 在翻轉率為 38% 的情況下，功耗僅為 1.38 mW/100 MHz，比90nm器件降低了40%。

　　更高的I/O速率，支持更多I/O標準

　　雖然現代電子系統互連越來越趨向于串行交換式互連網絡，但對差分或單端并行I/O也有越來越高的性能要求。如LTE通信系統中采用的MIMO技術可能需要系統FPGA同TI公司串行LVDS輸出的 4通道14bit 125 MSPs ADC芯片互連，單差分對最高數據率可能高達1.04Gbps，對FPGA提出了很高的要求；通信系統中大量采用DDR2、DDR3、QDR2等高時鐘速率存儲器實現對高速信號和分組數據的緩存處理，也需要FPGA提供有效的互連接口。

　　可靠的源同步數據采集是構建高性能并行接口時所面臨的最為關鍵、困難的挑戰(zhàn)，需要妥善處理時鐘、數據線間的Skew以及信號間的噪聲和串擾。如果一款器件能實現：1.25 Gbps的差分I/O 或 800 Mbps 單端 I/O 互連；能在寬電壓、速度范圍內支持40多種高性能I/O標準協議和定制電氣標準協議；能夠確保時鐘和數據對齊時序要求，簡化源同步接口設計，輕松做到高性能源同步并行或存儲器接口，則將是非常理想的。Xilinx的Virtex 5是通過利用增強型SelectIO塊、ChipSync 技術和Sparse chevron 封裝技術、接地管腳的分配方法實現上述性能指標：在確保時鐘位于數據有效窗口的中央，實現可靠的讀數據采集的同時更好的控制同步開關輸出（SSO）噪聲。 Virtex 5 的推出為設計師實現系統互連最大帶寬提供了足夠的設計靈活性。例如使用DDR2 SDRAM實現高達384 Gbps的存儲器帶寬。

　　在傳統無線基站和嵌入式信號處理系統中，多個FPGA及信號處理器件主要通過總線或用戶專用互連結構。但總線結構存在性能限制，難以滿足高性能系統的需要；而專用系統則難以滿足互連互通的需要。因此，基于串行交換互連，以Serial RapidIO、PCI Express、GE為代表的嵌入式互連網絡逐步進入無線基站和高性能處理系統。而處于多模基站和系統集成平臺中心位置的FPGA，需要直面高速串行互連的需求。

　　Virtex 5所采用的全新 RocketIO GTP 千兆位級串行收發(fā)器設計和SelectIO并行I/O技術實現了新興串行標準和現有并行標準間的靈活橋接，支持操作范圍介于100Mbps 到 3.75Gbps之間的所有常見串行互連接口標準協議并可在單個 FPGA 中實現多個標準或定制協議（如sRIO、PCIe、FE/GE、FC、SAS、SATA等）。RocketIO GTP的可調整發(fā)送預加重和接收均衡技術，可以驅動超出40” 的背板，在惡劣通道上實現可靠的接收。

　　Virtex 5采用嵌入式PCIe模塊將多種功能集成到單個65nm FPGA的方式來實現。Virtex-5 FPGA平臺內置增強型PCI Express端點模塊，可以實現處理層、數據鏈路層和物理層功能，支持 1、2、4 或 8通道。

　　Xilinx在對硬IP和軟IP進行比較之后，在Virtex 5系列中采用了嵌入提升用戶有效邏輯使用率和降低系統功耗的硬IP的方式來實現GE、PCIe等串行互連標準。例如×8模式的PCIe硬核可以比其他廠商FPGA以軟核形式實現的降低至少1.5W的功耗。

　　Xilinx 65nm 平臺FPGA包含多個符合IEEE 802.3標準的嵌入式10/100/1000 Mbps以太網MAC模塊：內置式硬IP為每個以太網MAC釋放大約1800個邏輯單元；所提供的可編程PHY接口同時支持標準的MII/GMII和使用 RocketIO收發(fā)器時的SGMII接口；當使用RocketIO收發(fā)器時，可以實現1000 Base-X的單芯片解決方案并廣泛應用于AMC、ATCA和MicroTCA等新興系統結構標準；由于已經通過UNH測試認證的兼容性和互操作能力，因此減少了系統的設計和驗證工作量。

　　Xilinx的Virtex 5系列具有低歪斜、低抖動的差分時鐘結構，可以達到550MHz的工作頻率，再加上更加靈活的時鐘管理管道結合了新型 PLL 和DCM（數字時鐘管理器），使得該器件在保證了去Skew實現低時鐘抖動的前提下同時確保了高精度和控制靈活性，極大地提高了時鐘系統的性能。

　　Xilinx 利用65nm工藝的100Mbps–3.75Gbps收發(fā)器、集成式接口模塊和通過預驗證PCI Express、三模以太網模塊及其他IP，不僅可以輕松快速滿足創(chuàng)建板級、背板級和系統級的互連需要，也滿足新一代通信、信號處理、圖形、存儲、網絡交換和I/O器件上的需要，而且還將設計風險降至最低，節(jié)省了在早期的ASSP和ASIC中的投資。

　　更低功耗 更低成本

　　Xilinx 通過對Virtex-5系列采用新工藝、新技術、新封裝和大量集成硬IP等方式，使得工程師在使用65nm工藝FPGA進行設計，可以大幅降低設計風險的同時顯著降低功耗同時提升系統性能，實現性能和功耗的最佳均衡，并提升設計速度。這其中包括：采用ExpressFabric 技術將性能提升30%的同時使動態(tài)功耗降低35%；利用 65nm 三柵極氧化層技術降低以漏電流為主的靜態(tài)功耗；采用新的RocketIO GTP收發(fā)器，使功耗比上一代器件降低77%；更小的散熱系統進一步降低系統功耗；嵌入式 Block RAM 和分布式 RAM/FIFO減少了對外部RAM的需求；ChipSync 電路可以將時鐘調整到數據正中，從而保證存儲器接口的可靠性；SelectIO 電路可以靈活支持各種片上 I/O接口標準；DSP48E slices 為嵌入式乘法器提供了可選的加法器和累加器；RocketIO GTP 收發(fā)器提供內置式串行 I/O 性能和業(yè)內最低的功耗；PCI Express 端點模塊設計用于和 RocketIO GTP 收發(fā)器一起使用，以便提供用于兼容的 PCIe 連接功能；10/100/1000 以太網 MAC 模塊和 RocketIO GTP 收發(fā)器一起使用，提供內置式以太網連接功能以上種種基于65nm工藝器件的優(yōu)勢，大大降低了系統綜合成本，例如實現x8模式的PCI Express，使用Xilinx的Virtex-5 FPGA可以比其他廠商的相同檔次器件節(jié)約近10，000個LUT。

　　另外，Virtex-5 的 Sparse chevron 封裝技術的獨特的管腳排列降低了串擾改善了信號完整性，有助于去除成本高昂的板級調試和重設計過程。基片旁路電容去除了數百個外部電容，可以簡化 PCB 布局和布線，縮小 PCB 尺寸，使系統成本再次降低。

　　如果FPGA的用量達到一定規(guī)模，還可以使用 Xilinx 的65nm EasyPath技術，在保證器件質量的同時將批量生產成本降低 30-75%，而且大幅縮短交貨時間。

　　實例與結論

　　早在2006年2月，Mercury Computer Systems、VMETRO等公司就已經開始實際使用*估Virtex-5 系列FPGA，而*估結果促使更多的廠商迅速轉向65nm的Virtex-5 FPGA。

　　得益于Virtex-5 LX系列的超大邏輯和存儲容量，DiNI的DN9000K10PCIe板采用6片Virtex-5 LX330和1片LX50T可實現高達1100萬門級的ASIC驗證任務。Nallatech 和Alpha Data采用LX110T實現高性能PMC計算子板。VMETRO采用Virtex-5 LX110T實現高性能CPCI接口處理模塊，采用V5LX110T 和V5SX95T實現高性能VXS信號處理平臺。Curtiss-Wright 以LX330T為核心構建CHAMP-FX2高性能信號處理平臺。Sundance則采用Virtex-5 LXT或SXT構建靈活的嵌入式處理模塊。

　　65nm工藝FPGA 已經逐步蠶食 ASIC 和 ASSP的傳統市場，廣泛應用到網絡、電信、存儲、服務器、計算、無線、廣播、視頻、成像、醫(yī)療、工業(yè)和軍用等諸多高性能領域，尤其是在以多模無線基站為代表的高端市場成為理想系統集成平臺。