摘要：提出一種基于FPGA的空間電場信號數據采集與處理系統的設計方案，FPGA為主控制器控制A／D采樣和同步422發送。X，Y，Z三個方向的空間電場信號經過信號處理和A／D采樣，在FPGA片內濾波劃分為不同的頻段，通過同步422接口發送到后續設備。該系統性能可靠穩定，致力于應用在探空火箭有效載荷——箭載電場儀上，對其他電場信號采集與處理系統也有一定的應用價值。

　　0 引言

　　空間電場信號是近地空間很重要的一個參量，它的起伏變化影響到太陽活動、雷暴活動、地震活動及大氣環境污染等領域。檢測電場的狀態可以為航天發射活動提供空間環境的電狀態數據，國外發射的許多探測衛星和探空火箭都將電場探測作為重要的科學探測目標。

　　在傳統的探空火箭有效載荷——箭載電場儀中，頻道的劃分往往采用模擬濾波。模擬濾波電路不僅電路龐大，而且無法克服溫度漂移、電壓漂移、噪聲等缺陷，使得應用領域受到局限。與模擬濾波器相比，數字濾波器精度高，靈活性好，可靠性強，更適合應用在性能較高的系統。本文提出了應用于探空火箭有效載荷的空間電場信號采集系統，頻道劃分采用數字濾波處理，應用FPGA內部的有限脈沖響應的IP核，使用FPGA作為主控制器對空間電場信號進行數據采集，發送給后端的公用設備。

　　1 系統結構設計

　　系統結構如圖1所示，包括信號處理電路、A／D采樣電路、同步422發送電路、電源電路。本文主要介紹傳感器后續的電路。FPGA對A／D采樣進行控制，整個系統需要5 V，3．3 V，2．5 V等電平，5 V電平由外接電源供給，其他的電平通過5 V轉化產生。

　　
圖1 系統結構框圖

　　1.1 信號處理模塊

　　該模塊主要作用是將信號負值電壓平移為正值，并將電壓電平平移到后端模塊可以調整到的幅度范圍之內。

　　該模塊包含兩級：第一級采用低噪聲儀表放大器AD8429，對傳感器傳輸過來的差分信號進行差分放大，AD8429的增益設置計算公式為G=1+6K／RG，其中RG為反饋電阻，對AD8429的增益設置引腳進行開路處理令G=1，相當于將差分信號變為單端信號。其中，由于傳感器每個探頭采集到的空間電場信號是在-3～3 V范圍內，經過差分放大后的信號為-6～6 V，不易于直接輸入A／D采樣電路中，因此需要經過第二級的處理。

　　第二級的信號處理包括增加一個+2．5 V的直流偏置和分壓處理，運算放大器選用的是國家半導體公司的雙通道LM258芯片，電路簡單，經過第二級輸出的信號幅值在0．5～4．5 V之間，可以直接輸入A／D采樣電路進行采樣。

　　1.2 A／D采樣模塊和422發送模塊

　　A／D采樣模塊是本系統設計的關鍵，系統性能要求能處理0～1 MHz頻帶范圍內的信號，根據奈奎斯特采樣率，本系統選擇的ADS1610模塊采樣率達到10 MSPS，是一款高速、高精度的模擬數字轉換器，并且ADS1610的控制信號很豐富，便于FPGA對采樣電路進行控制。ADS的電源和地按照推薦電路配置，注意去耦電容放置的位置要離電源和地的輸入引腳近一些，電容值越小的離引腳越近，這樣使得去耦效果更好，模擬地和數字地之間僅僅在一點用0 Ω的電阻相連。

　　值得注意的是，ADS需要外圍電路提供4 V，1 V，2．5 V三個參考電壓，通過運算放大器OPA2822正向輸入端輸入，經過若干去耦電容后分別進入ADS1610的VREFP，VREFN，VMID三個參考電壓輸入引腳。

　　同步發送模塊選用DS26LV31AT，如圖1所示，由FPGA控制使能信號，輸出時鐘、數據、輸出使能等信號，發送給后端檢測設備。

　　1.3 電源模塊

　　該模塊為系統各個模塊提供輸出穩定的電源。

　　FPGA供電電壓分為3部分，每個bank的電壓（VCCO），參考電壓（VCCAUX），內核電壓（VCCINT）。XC3S500E芯片bank電壓為3．3 V，參考電壓為2．5 V，內核電壓為1．2 V。電源模塊選用TI公司的TPS767D325和TPS62003兩款芯片，TPS767D325將供電電壓5 V轉換為3．3 V和2．5 V，提供給FPGA的bank電壓和參考電壓，而TPS62003則將二級電源3．3 V轉換成1．2 V，提供給內核電壓。

　　1.4 FPGA控制器模塊

　　FPGA用來控制A／D采樣和同步422發送，FPGA采用的是Xilinx公司Spartan-3E系列的XC3SS00E芯片，它大約有500 k個門，10 476個等效邏輯單元，73 Kb的分布式RAM，360 Kb的塊RAM，4個數字時鐘管理單元，232個I／O引腳，92個差分I／O引腳。外圍電路較為簡單，全局時鐘從GCLK引腳進入FPGA，保證了系統的可靠性。

　　XC3S500E芯片的配置芯片選用XCF04，容量為4 Mb，3．3 V的核電壓，擁有串行配置接口。

　　2 FPGA程序設計

　　FPGA程序采用Verilog語言編寫，主要分為三部分的代碼：A／D控制程序、例化FIR的IP核產生數字濾波器、同步422發送程序。FPGA內部的工作流程圖如圖2所示。

　　
圖2 FPGA內部工作流程

　　2.1 FPGA對AD1610采樣的控制

　　當不使用ADS1610的時候，可以把nPD引腳置低，這樣就關掉了ADS1610的電源，在設計中將nPD引腳置高。ADS1610為并行數據傳輸，在數據準備就緒之后，需要保持時間來確保上一組數據有效，經過建立時間之后開始接收下一組數據，時序圖如圖3所示。

　　
圖3 ADS1610工作時序圖

　　引腳nSYNC可以用來同步多片．ADS1610，單片設計時為復位引腳，這里設計不采用多片同步，將nSYNC置低時，ADS1610是異步復位的。當復位的時候，所有的數字電路清零，16位輸出引腳DOUT［15：0］被全部置為低，而數據就緒引腳nDRDY被置為高。在程序的設計中，nSYNC在時鐘信號的下降沿拉高，則nDRDY在接下來的第二個時鐘上升沿拉低。

　　2.2 數字濾波器的實現

　　借助Matlab中的濾波器設計和分析工具FDATool，其操作簡單、靈活，用戶只需在GUI中輸入設計需要的濾波器各項參數，就可以獲得需要的數字濾波器。本設計中共劃分為4個頻段：0～100 Hz，100 Hz～10 kHz，10～100 kHz，100 kHz～1 MHz，經實驗發現，頻帶寬度過大的帶通濾波器性能不是很理想，通帶內幅度并不平坦，失真較大。因此除了第一個頻段采用低通濾波器外，另外三個頻段采用低通濾波器+高通濾波器的方法來實現，如頻帶為100 Hz～10 kHz可以用截止頻率為10 kHz的低通濾波器和100 Hz的高通濾波器相加得到。將生成的FIR濾波器系數．coe文件導入4個Xilinx ISE中的IP核中，分別例化生成四個FPGA片內的數字濾波器，對X，Y，Z三個方向采集到的電場信號進行頻段的劃分。

　　2.3 同步422

　　將X，Y，Z每個方向的各個通道的濾波后的信號，加上包頭、時間碼、通道號、校驗碼之后通過422芯片DS26LV31AT、發送給后端的設備。主要包括兩個子模塊：波特率產生模塊和發送模塊。

　　波特率產生模塊：系統外接18．432 MHz晶振，用來產生同步422通信所需要的115 200 b／s的波特率。本模塊采用10 MHz時鐘。波特率的計算：（1／115 200）／（1／1×107）=86個系統時鐘周期，為得到50％占空比的波特率時鐘，使得計數器在計數到86／2=43時將輸出置高，之后在計數到86時將輸出置低并重新計數，就可實現所需波特率的時鐘；發送模塊：采用狀態機進行編寫，由五個狀態（IDLE，WAIT，STAR T，SHIFT，STOP）和一個進程組成。

　　3 系統實現

　　本設計系統硬件設計采用Altium Designer 6．0繪制原理圖和PCB圖，FPGA程序設計則是在Xilinx ISE 11和Modelsim SE 6．5e平臺上設計和仿真，濾波器系數則是在Matlab中的FDA tools工具箱中生成并導入ISE中的有限脈沖響應的知識產權核中。

　　
圖4 采樣頻段方框圖

　　在系統的輸入端加入-3～3 V的模擬輸入電壓進行測試，進行FPGA片上數據采集處理實驗，在每個模塊的輸出端添加測試焊點，方便逐步調試。系統設計框圖如圖4所示，根據后端收到的實驗數據對比可知，本系統設計完成了設計要求。

　　4 結語

　　本文提出的基于FPGA的空間電場信號采集系統應用于探空火箭有效載荷——箭載電場儀探頭后端信號采集與處理部分，也可以為地面電場儀處理電場信號提供服務。該方案解決了電場信號采集系統設計要求，避免了模擬濾波電路易受溫度、噪聲等影響，硬件電路大大簡化，可調適性好。經過實踐證明本設計方法設計正確，減輕了設計者對于龐大模擬電路的設計負擔，系統運行穩定可靠，可移植性強，可用于多種數據采集電路的設計，有一定的參考價值。