4. 通過clk_register_fixed_rate注冊頻率固定的時鐘，此處注冊了ps_clk，類型為CLK_IS_ROOT，作為根時鐘，沒有父節點，temp它的固有頻率；并將注冊結果生成clk 對象指針賦值給全局變量ps_clk，該時鐘會被注冊進全局鏈表clk_root_list中

5. 接下來注冊3個時鐘鎖相環，這里xilinx實現了函數clk_register_zynq_pll，專門用于鎖相環的注冊，以下我們詳細研究一下該函數，以此向下看：

5.1 函數在棧里面構造了類型為clk_init_data的對象initd，包含以下屬性：1. 該鎖相環的名字，2. 父節點的名字，3. 類型為clk_ops的結構體指針，4. 父節點的數量，5. 類型

5.2 構造了類型為 zynq_pll的對象pll，并對該對象進行了初始化

5.3 此處啟動了pll自旋鎖，配置了時鐘寄存器，清除了該寄存器的PLL_BYPASS_QUAL位，此為在硬件啟動時為1，起到關閉BYPASS功能使用的作用；再解鎖自旋鎖

5.4 通過函數clk_register注冊并獲取一個時鐘對象指針，在該函數中會構建一個類型為clk_core對象core，獲取initd的各個成員的值，所以最后initd已經沒有存在的必必要了，所以直接在棧里面構造該對象，這2個PLL時鐘會被提添加到他們父節點parent->children鏈表中

5.5 通過函數clk_register_mux注冊有n個父節點的時鐘，可以顯實現以下的回調，get_parent/.set_parent/.recalc_rate，我們深入看一下這個函數最后會干嘛，進去看了下，和clk_register_zynq_pll類似，最后也是通過clk_register注冊這個時鐘

5.6 以此類推，注冊了ddr pll和io pll

5.7 注冊了cpu_mux，通過clk_register_divider注冊這一類函數可以設置分頻，通過.recalc_rate/.set_rate/.round_rate回調

5.8 通過clk_register_gate注冊了CPU的時鐘源，通過clk_register_gate注冊的時鐘只可以開關，通過.enable/.disable回調

5.9 通過clk_register_fixed_factor注冊了CPU時鐘的鎖相環，這一類clock具有固定的factor（即multiplier和divider），clock的頻率是由parent clock的頻率，乘以mul，除以div，多用于一些具有固定分頻系數的clock。由于parent clock的頻率可以改變，因而fix factor clock也可該改變頻率，因此也會提供.recalc_rate/.set_rate/.round_rate等回調

5.10 以此類推，可以看到此處還使用了函數clk_prepare_enable，用來是能該時鐘的相關功能操作

5.11 以此類推，注冊了timer時鐘、DDR時鐘和Peripheral時鐘，其中的函數zynq_clk_register_periph_clk只是把上面的各種時鐘的注冊方法進行了進一步的封裝

... ...

5.12 函數統一檢測所有注冊的時鐘是否有效

5.13 把時鐘指針數組和數量交給全局變量clk_data

5.14 通過函數of_clk_add_provider把整個時鐘注冊進全局鏈表of_clk_providers，只要有全局變量就能被其他的函數簡單的調用了

這些過程綜合來說，就是就是從設備樹文件，取出各種各樣的時鐘，按照芯片的時鐘樹結構，將他們組合起來，變得和上面的時鐘框圖“一樣”，組成父子關系；接著把這些時鐘的按照特性，通過的相關的函數組織起來，例如是否可以開關、是否集成鎖相環等，防止以后對時鐘進行不允許的操作，當然了需要立刻打開的時鐘就直接打開了；最后把整個時鐘樹作為一個節點注冊到全局鏈表of_clk_add_provider上面（如果沒有注冊全局變量，沒法記錄，也就沒法調用了）。