DCM:即 Digital Clock Manager 數字時鐘管理，關于DCM的作用： 顧名思義DCM的作用就是管理，掌控時鐘的專用模塊。能完成分頻，倍頻，去skew，相移等功能。

關于DCM的結構＆組成：

DCM由四個獨立的功能單元組成：

1、Delay-Locked Loop(DLL) ； 2、Digital Frequency Synthesizer (DFS)；

3、Phase Shift(PS) ; 4、Status Logic(SL);

關于外部反饋＆內部反饋的作用以及區別:

用反饋的目的類似于鎖相環的原理，就是為了保證通過DCM調整后的時鐘相位與輸入對齊(即消除由于DCM時鐘調整過程中的偏斜(Skew))。

內部反饋是為了保證內部時鐘與輸入芯片的IO PAD上的時鐘相位對齊，外部反饋是為了保證輸出到外部的時鐘（比如給SRAM）的相位與輸入芯片的IO PAD上的時鐘相位對齊。(內部反饋是不用自己連接的)

FPGA內部的IBUFG和BUFG會給輸入時鐘帶來延時，經過DCM后可以利用clk0輸出(由于反饋的作用),這時輸出相位與IPAD上的輸入相位可以保持一致，相當于零延時BUF，在高速設計中很有用的。
內部時鐘就是FPGA內部用的，外部則是根據設計需求需要同時送到外部的時鐘。

反饋的兩者實現方式：一是CLK0反饋（即CLKIN的同頻做為反饋信號），另一個是CLK2X反饋（即CLKIN的2倍頻做為反饋信號）。

另外如果僅僅使用CLKFX＆CLKFX180，可以不使用反饋。詳見圖2和3：

關于DCM中DLL的工作模式問題:

DCM中的DLL有兩種工作模式: 高頻＆低頻模式．低頻模式24MHz~180MHz,高頻模式48MHz~360MHz（不同的器件可能不同）．
在高頻模式的時候，倍頻使出管腳clk2X＆clk2x180禁用，四相移位寄存器的輸出CLK90＆CLK270也被禁用，如果分頻因子不是個整數，則輸出時鐘的占空比不是50％。
如果僅僅CLKFX作為輸出的話，則輸入時鐘可以是1MHz~210MHz,但是輸出最小應該大于24MHz.

關于DCM中的復位問題:

DCM的復位RST是高電平有效的(這和我們平時接觸到的低電平復位是不同的), 而且在仿真時要求復位信號的持續時間最少為輸入時鐘周期的三倍．

關于頻率合成：

頻率合成的輸出CLKFX＝M/D×CLKIN（M由CLK_MULTIPLY確定，D由CLK_DIVIDE確定）。
兩種設置方式：
一：填寫輸出所要得到的輸出時鐘CLKFX的值，工具自動計算M＆D的值。
二：根據所需的輸出設置M＆D的值。

關于相移：

相移分為三種模式：一：NONE；二：固定相移；三：可變相移；
NONE（缺省）：沒有相移輸入＆輸出同相，相當于固定相移設置成0；
固定相移：輸出相對于輸入延遲的相位值是固定的（相移值也是T/256，范圍：-128~128）；
可變相移：如果相移使能管腳PSEN的值為高（PSEN每次只能是一個PSCLK周期），輸出CLK0開始移相，并根據PSINCDEC的值判斷是增加還 是減小，CLK0會移動一個相位（相對于CLKIN的相位，移動的值為T/256,T是CLKIN的周期），同時PSDONE會產生一個脈沖表示一次移相 完成，只有等到LOCKED的輸出為高時才表明被鎖定，輸出時鐘有效。移相的范圍為－64～64(即－π/4～π/4)，所以理論上可以得到與CLKIN 任意相差的時鐘信號，在產生信號延時方面可能會有用，有些具體的操作和要求可以參考用戶手冊。
從延遲周期的角度還可以分為：
一：1/2周期相移（CLK0、CLK180）；二：1/4周期相移（CLK0、CLK90、CLK180、CLK270）；
三：固定相移（T/256）； 四：動態可變相移(T/256)；

關于偏斜（SKEW）調節：

最主要的兩種運用：一：系統時鐘同步；二：源同步：
所謂系統時鐘同步（即共同時鐘系統）：同一數據路徑中的驅動時鐘是同一時鐘資源，
所謂源同步系統：數據＆源同步時鐘信號是同步傳輸的，保證了兩個時鐘信號的飛行時間（飛行時間包括傳播延遲＆上升沿變化的時間）是一致的，理論上對系統時鐘的最高頻率沒有任何限制，是高速數據傳輸的通用方法。

默認值為系統時鐘同步方式，該方式會自動增加一小點延遲，目的是捕獲數據時具有零保持時間。
源同步系統的時鐘＆數據是同步的，在采樣的時候一般把時鐘采到數據的中間，一邊滿足建立＆保持時間