除了Clock之外，對于電路其他輸出輸入端點及其周邊的環境（Boundary Condition）也要加以描述。在說明Boundary Condition之前，我們得對路徑（Path）有更進一步的了解。上文曾提及STA會將電路中所有的Path找出來加以分析，但Path的定義是什么呢？

Path根據起點及終點可以分為4種：

由Flip-Flop Clock輸入到Flip-Flop資料輸入（圖十七左上）。
由主要輸入（Primary Input，簡稱PI）到Flip-Flop資料輸入（圖十七右上）。
由Flip-Flop Clock輸入到主要輸出（Primary Output，簡稱PO）（圖十七左下）。
由主要輸入到主要輸出（圖十七右下）。
當Clock規格確定了之后，第1種Path的時序限制（Timing Constraint）就自動的給定了。為了給定其他3種Path的時序限制，我們必須定義Boundary Condition。

圖十七

一般來說，我們會定義下列的Boundary Condition：

Driving Cell：定義輸入端點的推動能力（圖十八）。
Input Transition Time：定義輸入端點的轉換時間（圖十八）。
Output Capacitance Load：定義輸出負載（圖十八）。
Input Delay：輸入端點相對于某個Clock領域的延遲時間。（圖十九，Delayclk-Q + a）
Output Delay：自輸出端點往外看相對于某個Clock領域的延遲時間。（圖十九，c）
在這些Boundary Condition定義之后，上述4種Path事實上都可看成是第1種Path（Flip-Flop到Flip-Flop）。也就是說，加上 Boundary Condition后，只要Clock給定，所有Path的Timing Constraint就會自動給定。

圖十八

圖十九

由于每個Path都有Timing Constraint，所以時序分析都能夠進行。但在某些情況下，有些Path的分析可能沒有意義，因此你會想忽略這些Path的分析。或是有些Path 分析的方式不一樣，你會想指定這些Path的分析方式。此時就要設定一些Timing Exception，如False Path和Multi-cycle Path等等來處理非一般性的時序分析。

STA流程及分析方式

STA的流程如圖二十所示，而其分析驗證的項目就是我們前文提及之時序檢查相關的Timing Arc，如Setup Time、Hold Time等等。以下我們針對Setup Time舉1實際范例來說明STA的分析方式。

圖二十

Setup Time

設計電路如圖二十一所示，時序模型（Timing Model）及時序限制（Timing Constraint）如下：

圖二十一

所有邏輯閘在輸出訊號上升時最長的延遲時間為3ns，最短為2ns。

所有邏輯閘在輸出訊號上升時最長的延遲時間為2ns，最短為1ns。

所有連線（Net）最長的延遲時間為2ns，最短為1ns。

所有Flip-Flop Clock到Q的延遲時間為3ns。

所有Flip-Flop的Setup Time為1ns（Ts）。

所有Flip-Flop的Hold Time為1ns（Th）。

Clock周期為14ns（Dclkp）。

Clock source latency為2ns（Dclks）。

Clock network latency為3ns（Dclkn）。

Clock uncertainty為1ns（Dclku）。

B及C的input delay皆為1ns（Da、Db、Dc）。

Y的output delay為3ns（DY）。

接下來，我們以Step-By-Step的方式說明時序分析的方式。

1. 首先找出所有Timing Path，我們只列出具代表性的3條Timing Path來加以說明。

圖二十二

2. 假設輸入A訊號由0變1，計算第1條Path終點訊號到達的時間（Arrival Time簡稱AT）。

圖二十三

3. 假設輸入A訊號由1變0，計算第1條Path終點AT。

圖二十四

4. 計算第1條Path終點的需求時間（Required Time，簡稱RT）。

圖二十五

5. 假設輸入A訊號由0變1，計算第1條Path終點的Slack。Slack等于RT和AT的差值，對于Setup Time驗證來說等于RT - AT，對于Hold Time驗證來說等于AT - RT。在此Setup Time范例中，Slack為正，表示訊號實際到達Path終點時間比必須到達的時間還早，因此Timing是滿足的。

圖二十六

6. 假設輸入A訊號由1變0，計算第1條Path終點的Slack。Slack為正，因此Timing是滿足的。

綜合5和6，第1條Path的Timing是符合規格的，其Slack為4ns（取較差狀況）。

圖二十七

7. 假設前級Flip-Flop的訊號由0變1，計算第2條Path終點的AT。