2 FPGA/CPLD中的一些設計方法

2.1 FPGA設計中的同步設計

異步設計不是總能滿足(它們所饋送的觸發器的)建立和保持時間的要求。因此，異步輸入常常會把錯誤的數據鎖存到觸發器，或者使觸發器進入亞穩定的狀態,在該狀態下，觸發器的輸出不能識別為l或0。如果沒有正確地處理，亞穩性會導致嚴重的系統可靠性問題。

另外，在FPGA的內部資源里最重要的一部分就是其時鐘資源（全局時鐘網絡），它一般是經過FPGA的特定全局時鐘管腳進入FPGA內部，后經過全局時鐘BUF適配到全局時鐘網絡的，這樣的時鐘網絡可以保證相同的時鐘沿到達芯片內部每一個觸發器的延遲時間差異是可以忽略不計的。

在FPGA中上述的全局時鐘網絡被稱為時鐘樹，無論是專業的第三方工具還是器件廠商提供的布局布線器在延時參數提取、分析的時候都是依據全局時鐘網絡作為計算的基準的。如果一個設計沒有使用時鐘樹提供的時鐘，那么這些設計工具有的會拒絕做延時分析有的延時數據將是不可靠的。

在我們日常的設計中很多情形下會用到需要分頻的情形，好多人的做法是先用高頻時鐘計數，然后使用計數器的某一位輸出作為工作時鐘進行其他的邏輯設計。其實這樣的方法是不規范的。比如下面的描述方法：

process
begin
wait until clk’event and clk=’1’;
if fck=’1’ then
count<=(others=>’0’);
else
count<=count+1;
end if;
end process;
process
begin
wait until count(2)’event and count(2)=’1’ ;
shift_reg<=data;
end process;

在上述的第一個process電路描述中，首先計數器的輸出結果（count(2)）相對于全局時鐘clk已經產生了一定的延時（延時的大小取決于計數器的位數和所選擇使用的器件工藝）；而在第二個process中使用計數器的bit2作為時鐘，那么shift_reg相對于全局clk的延時將變得不好控制。布局布線器最終給出的時間分析也是不可靠的。這樣產生的結果波形仿真如下圖所示：

正確的做法可以將第二個process這樣來寫。

process
begin
wait until clk’event and clk=’1’ ;
if count(2 downto 0)=”000” then
shift_reg<=data;
end if;
end process;

或者分成兩步來寫：

process(count)
begin
if count(2 downto 0)=”000” then
en<=’1’;
else
en<=’0’;
end if;
end process;
process
begin
wait until clk’event and clk=’1’ ;
if en=’1’ then
shift_reg<=data;
end if;
end process;

這樣做是相當于產生了一個8分頻的使能信號，在使能信號有效的時候將data數據采樣到shift_reg寄存器中。但此種情形下shift_reg的延時是相對于全局時鐘clk的。下面的圖形更能看得清楚。

上圖中波形的局部放大

2.2 FPGA設計中的延時電路的產生：

在日常的電路設計中，有時候我們需要對信號進行延時處理來適應對外接口的時序關系，最經常也是最典型的情況是做處理機的接口；因為與處理的接口時序關系是異步的，而一個規范的FPGA設計應該是盡可能采用同步設計。那么遇到這種情況該如何處理呢？

首先在FPGA中要產生延時，信號必須經過一定的物理資源。在硬件描述語言中有關鍵詞Wait for xx ns，需要說明的是該語法是僅僅用于仿真而不能用于綜合的，可綜合的延時方法有：

使信號經過邏輯門得到延時（如非門）

使用器件提供的延時單元（如Xilinx公司的）；

注意：當使用多級非門的時候綜合器往往會將其優化掉，因為綜合器會認為一個信號非兩次還是它自己。

需要說明的是在FPGA/CPLD內部結構是一種標準的宏單元，下圖是Xilinx公司的Spartans II系列器件的一個標準宏單元。雖然不同的廠家的芯片宏單元的結構不同，但概括而言都是由一些組合邏輯外加一或二個觸發器而構成。在實際應用中，當一個模塊內的組合邏輯被使用了那么與其對應的觸發器也就不能用了；同樣如果觸發器單元被用了那么組合邏輯單元也就廢了。這就是有時候（特別是使用CPLD）雖然設計使用的資源并不多但布局布線器卻報告資源不夠使用的原因。