摘 要： 以數(shù)字鎖相環(huán)ADF4351和Xilinx公司的Spartan-6系FPGA為主要元件設(shè)計(jì)了一個(gè)合成頻率源。重點(diǎn)討論了ADF4351的工作原理、兩者之間的SPI通信過程、電路板的設(shè)計(jì)過程，并給出了關(guān)鍵的控制代碼和性能測(cè)試結(jié)果。該頻率源具有結(jié)構(gòu)簡(jiǎn)單、成本低廉、代碼占用資源少、易于維護(hù)和升級(jí)等特點(diǎn)，在100~700 MHz的寬頻范圍內(nèi)可輸出SFDR為40 dB左右的穩(wěn)定波形。
?

0 引言

合成頻率源的研究始于上世紀(jì)70年代初，它具有頻率穩(wěn)定度高、頻譜純、相位噪聲低等優(yōu)點(diǎn)[1]，但由于技術(shù)難度高導(dǎo)致造價(jià)較為昂貴[2]。隨著集成VCO式的鎖相環(huán)芯片的出現(xiàn)，小型合成頻率源的設(shè)計(jì)成為可能。本文旨在以ADF4351和XC6SLX9為主要部件，以ADISimPLL和Xilinx ISE為輔助，設(shè)計(jì)一個(gè)簡(jiǎn)便、低成本的合成頻率源。

1 鎖相環(huán)簡(jiǎn)介

鎖相環(huán)（Phase-locked Loops，PLL）是以鑒相器（Phase Frequency Detector, PFD）和壓控振蕩器（Voltage-controlled Oscillator，VCO）為核心、對(duì)輸入信號(hào)進(jìn)行變頻的一種負(fù)反饋系統(tǒng)。最常見的結(jié)構(gòu)如圖1[3]。

圖中各信號(hào)之間的頻率關(guān)系為式(1)：

其中N為整數(shù)分頻器的數(shù)值，P為預(yù)分頻器的數(shù)值，R為參考分頻器的數(shù)值。

ADF4351是ADI公司制造的新款鎖相環(huán)，內(nèi)置壓控振蕩器，頻率輸出頻率范圍為35~4 400 MHz，功率分為+5 dBm、+2 dBm、-1 dBm、-4 dBm四檔。

該鎖相環(huán)的N計(jì)數(shù)器由3部分構(gòu)成：16位的整數(shù)分頻比INT、12位的小數(shù)模數(shù)MOD，以及12位的小數(shù)分頻的分子FRAC，如圖2所示。因此輸出信號(hào)頻率與輸入信號(hào)頻率的關(guān)系為式(2)：

式中的divider是輸出分頻器的值，可配置為1、2、4、8、16、32、64。

當(dāng)FRAC被設(shè)置為0時(shí)，為整數(shù)分頻模式，輸出信號(hào)的分辨率是參考信號(hào)頻率fref的整數(shù)倍。當(dāng)FRAC不為0時(shí)，則工作于小數(shù)分頻模式。

在通信方面，ADF4351的片內(nèi)寄存器由三線式串行外設(shè)接口（Serial Peripheral Interface，SPI）進(jìn)行控制，無奇偶校驗(yàn)。時(shí)序圖如圖3。

信號(hào)LE用于控制SPI通信的通斷。DATA為待寫入數(shù)據(jù)。CLK為時(shí)鐘信號(hào)，芯片在時(shí)鐘上升沿將DATA中的數(shù)值按最高有效位（Most Significant Bit，MSB）優(yōu)先的方式逐位寫入移位寄存器，寄存器的地址由DATA的最后3位決定。

ADF4351總共包含6個(gè)32位的寄存器，可以對(duì)各分頻器數(shù)值、輸出信號(hào)與輸入信號(hào)的相位差以及輸出信號(hào)功率等各項(xiàng)參數(shù)進(jìn)行配置。

2 HDL代碼的設(shè)計(jì)

為使鎖相環(huán)輸出所需信號(hào)，必須保證SPI通信正常進(jìn)行。ADF4351的時(shí)序圖中提供了7個(gè)關(guān)鍵的時(shí)間參數(shù)t1～t7，經(jīng)過整理如圖4。

圖中的6個(gè)信號(hào)均由FPFA產(chǎn)生。設(shè)計(jì)參數(shù)如表1。

HDL代碼使用Verilog語言編寫，由兩個(gè)模塊構(gòu)成，一個(gè)用于生成SPI通訊所用的信號(hào)，另一個(gè)用于執(zhí)行時(shí)序邏輯。其中關(guān)鍵信號(hào)代碼如下：

編寫test fixture文件對(duì)HDL代碼執(zhí)行映射后仿真，得到的時(shí)序波形如圖5。

其中rst為復(fù)位引腳，clk_clocked為時(shí)鐘鎖相指示引腳。圖中的關(guān)鍵信號(hào)sclk、LE、data_out已滿足表1所給出的時(shí)序約束。

該代碼所占用的資源如圖6。

其中用于衡量FPGA性能指標(biāo)的觸發(fā)器（Flip Flop，F(xiàn)F）和查找表（Look-Up Table，LUT）均只使用了1%，為代碼的維護(hù)和后續(xù)升級(jí)留下了足夠的余量。

3 電路設(shè)計(jì)

實(shí)驗(yàn)中使用的FPGA開發(fā)板是搭載了Xilinx Spartan-6系列芯片XC6SLX9的QF-DualAdcUsb-B，提供40個(gè)空閑引腳，可用于與其他設(shè)備進(jìn)行通信。采用ADI公司提供的ADIsimPLL進(jìn)行輔助設(shè)計(jì)，鑒相頻率設(shè)置為0.5 MHz，環(huán)路濾波器（7號(hào)引腳和20號(hào)引腳之間）采用無源三階濾波器以減小引入的噪聲，相角裕度設(shè)置為45°[4]。參考信號(hào)輸入端做成BNC接頭（29號(hào)引腳），SPI通信接口（1、2、3號(hào)引腳）引出后連接到6×2的接頭上，可通過排線與FPGA開發(fā)板相連。主信號(hào)輸出引腳RFOUTA+和RFOUTA-經(jīng)過巴倫合并為單端輸出，輔助信號(hào)輸出引腳RFOUTB+和RFOUTB-未使用。最終的電路圖如圖7。

電路的輸入阻抗與輸出阻抗均設(shè)計(jì)為50 Ω，便于與示波器等儀器進(jìn)行匹配。

4 系統(tǒng)功能驗(yàn)證

Datasheet中對(duì)ADF4351輸入信號(hào)的要求是壓擺率大于21 V/μs，正弦波或方波均可。本實(shí)驗(yàn)中采用17.5 MHz、峰-峰值為3 V的正弦信號(hào)作為激勵(lì)源。

根據(jù)輸出信號(hào)頻率的計(jì)算公式，鎖相環(huán)的5個(gè)重要參數(shù)分別為INT、FRAC、MOD、R和divider。以500 MHz的輸出為例，根據(jù)輸入信號(hào)頻率與所設(shè)計(jì)的鑒相頻率可計(jì)算出R分頻器的值為17.5 MHz/0.5 MHz=35，對(duì)應(yīng)的二進(jìn)制數(shù)為0b 100 011。該數(shù)值儲(chǔ)存在寄存器2的第23~14位，有效范圍為1~1 023，因此需將這10位的值配置為0b0 000 100 011。

在單頻應(yīng)用中，輸出頻率的分辨率不需要設(shè)置為鑒相頻率的小數(shù)倍，故可以采用整數(shù)N分頻模式，令FRAC=0。取divider=8，則：

INT的數(shù)值儲(chǔ)存在寄存器0的第30~15位，有效范圍為23~65 535。將此16位設(shè)為8 000所對(duì)應(yīng)的二進(jìn)制數(shù)0b1 111 101 000 000。

同理可推出其他寄存器的數(shù)值，經(jīng)整理如表2。

上電后將固件下載到FPGA中，啟動(dòng)SPI通信，用萬用表檢測(cè)和示波器表筆對(duì)PCB板上的測(cè)試點(diǎn)進(jìn)行檢查以確認(rèn)ADF4351是否處于正常工作狀態(tài)。

實(shí)際測(cè)得6個(gè)供電引腳的電壓均為+3.3 V。此外，已在寄存器2中將ADF4351的MUXOUT引腳的輸出設(shè)置為R分頻器的輸出，當(dāng)鎖相環(huán)正常工作時(shí)，此引腳會(huì)輸出與鑒相頻率相同的窄脈沖信號(hào)。實(shí)際測(cè)得的波形如圖8。

該脈沖信號(hào)的頻率約為501.88 kHz，與鑒相頻率基本一致。

由此可知FPGA與ADF4351之間的SPI通信已成功建立。進(jìn)一步觀察鎖相環(huán)輸出引腳的信號(hào)，測(cè)得頻率為500 MHz的正弦波波形。其SFDR為：

參考輸入信號(hào)為 17.5 MHz，N=8 000，F(xiàn)RAC=0，MOD=2，divider=8時(shí)，鎖相環(huán)的輸出信號(hào)如圖9所示。

保持其他參數(shù)不變，通過修改N和divider的數(shù)值，分別得到了頻率為400 MHz如圖10(a)、600 MHz如圖10(b)、536 MHz如圖10(c)和700 MHz如圖10(d)的輸出信號(hào)，結(jié)果如圖10。

最終測(cè)得在所設(shè)計(jì)的環(huán)路濾波器參數(shù)下，當(dāng)該頻率綜合器工作于100 MHz~700 MHz時(shí)，可獲得較為穩(wěn)定的輸出波形。

5 結(jié)語

本文介紹了一種基于鎖相環(huán)和FPGA的合成頻率源的設(shè)計(jì)方案，給出了時(shí)序分析、開發(fā)代碼、以及設(shè)計(jì)電路的基本思路。實(shí)驗(yàn)測(cè)得該頻率源在100 MHz~700 MHz的范圍內(nèi)可輸出SFDR約為40 dB的波形。該頻率源具有成本低、占用資源少、易于維護(hù)的特點(diǎn)，可通過擴(kuò)展HDL代碼和添加后續(xù)模塊來執(zhí)行數(shù)字信號(hào)處理。另一方面，由于SPI通信中沒有校驗(yàn)機(jī)制，即該通信模式本身易受干擾，且FPGA輸出的時(shí)鐘信號(hào)噪聲較大，當(dāng)工作于電磁干擾較強(qiáng)的場(chǎng)合時(shí)需做好電磁屏蔽工作，并且需要對(duì)時(shí)鐘信號(hào)進(jìn)行整形處理。