對于NI很多專注于數據采集領域的客戶來說，對采集到的信號在前端加入濾波功能是非常常見的需求。但是，可能由于他們對NI產品不夠了解，不知道這部分功能完全可以由FPGA來完成，從而讓NI錯失應有的訂單和機會。例如，客戶原本的系統構建是在傳感器與NI cDAQ之間再外加濾波電路。明了這個需求以后，我們完全可以向客戶推薦具有FPGA終端的cRIO，這樣的解決方案即簡化了客戶的系統構建方案，同時幫NI增加了銷售額，兩全其美！那么問題就來了，我們要如何在LV FPGA中實現一個靠譜的濾波器功能呢？

第一步：創建項目

創建任何一個具有FPGA終端的設備和LV 項目。本文中利用cRIO 9036為例。注：本文中所有內容均可以利用仿真模式實現，包括FPGA中的濾波器算法，讀者可以在沒有硬件資源的情況下模擬本文中的操作。實際體會IP CORE的使用。

第二步：生成濾波器系數文件“.coe”

在LabVIEW范例查找器中搜索：coe。并將：Export FIR Coefficients to Xilinx COE File.vi添加至項目的“我的電腦”終端下方，以待后續使用。（Coe是指coefficient，也就是系數。在Xilinx FIR濾波器中分為很多階數，每一階都對應一個系數。所以這個文件是用來存放濾波器系數的。）

這個vi的作用是用于后續生成Xilinx IP Core的配置過程中所需要用到的一個系數文件，其中的系數定義了濾波器的通帶，阻帶和采樣率等信息。

打開這個vi，可以看到前面板上需要配置相關的使用信息，紅圈圈出的兩個部分是vi正常運行的必須文件，剛開始使用的時候，讀者只需要在操作系統中創建兩個空白的文件就可以了。

切換到程序框圖，并雙擊打開紅圈處的Express VI，它的作用是幫助用戶快速設計濾波器。

Express VI配置界面：

在這個界面里，需要對濾波器的采樣率，通帶信息，阻帶信息等進行配置。本文以一個通帶為500kHz~1MHz，阻帶為0~250kHz，1.25MHz以上的濾波器為例。紅圈中顯示配置相關信息，綠圈中為生成濾波器的階數也是系數個數。右邊兩幅圖是所配置濾波器的頻域響應圖和零點極點分布圖。完成配置后，運行該vi，會生成一個coe文件，可用記事本打開，看到里面有生成的濾波器系數。以待后續使用。

第三步：在LV FPGA中配置及使用Xilinx FIR濾波器IP Core

創建如圖所示的兩個FIFO，用于將濾波前的數據傳給FPGA，將濾波后的數據傳回給上位機。

下圖中所示為本項目中的FPGA程序，紅圈處為本文的主角：Xilinx FIR IP Core。可以看到，圖中所示為7.2版本，因為此硬件中使用的是Xilinx K7系列FPGA，若為V5系列FPGA，程序中為5.0版本。配置和使用大同小異，本文不再贅述。綠圈處是SCTL的循環時鐘源，推薦配置為與濾波器采樣頻率一致，簡化后續使用。

圖中FIFO與IP CORE的數據傳輸由“四線握手”實現有效數據的順利傳輸，可參閱相關文檔。

在下圖所示位置可以找到Xilinx FIR IP Core

放到程序框圖上后，雙擊對其進行配置。

點擊Configure Xilinx IP，會打開Xilinx Vivado Customize IP環境。對濾波器進行配置

1）在Filter Options中，選擇在第二步中生成的coe文件，vivado會自動加載文件內部信息。紅圈處顯示檢測到的系數個數，左側Frequency Response窗口中顯示濾波器的頻率響應。

2）在Channel Specification中，為濾波器配置采樣率和時鐘頻率，都配值為之前預設的值10MHz。（筆者自己嘗試過200MHz的采樣率和時鐘，這個IP也是可以工作的）

3）在Implementation頁面中，coefficient options不需要用戶修改，其系數信息直接從coe文件中讀取得出。下方紅圈住是輸入數據的設置及輸出數據的精度設置，也就是說你希望給濾波器提供什么數據類型，希望濾波器返回什么數據精度的結果。這里指的是Xilinx IP端的配置，后續還會講到LabVIEW FPGA與Xilinx IP的接口配置，二者必須匹配，否則結果有錯誤。

在此，我們將輸入數據配置為帶符號的16位整形（I16），輸出配置為截取小數部分后的整數結果（17位整數，0位小數）。

4）最后，在Summary 頁面會顯示你之前所做的所有配置，可以稍作記錄，以備后續使用。

點擊OK，Vivado需要一些時間來配置IP CORE。并且在項目所在的文件夾下方生成專用于存放此次生成的Xilinx IP CORE相關文件的文件夾。若后續需要移植代碼至別處，必須將這個文件夾內的所有內容一同移植，否則LabVIEW FPGA中的節點將無法執行。

至此，Xilinx Vivado方面的配置完成，點擊下一步，對LabVIEW FPGA接口進行配置。

在Page 2中為節點配置時鐘信號，選擇如下圖中所示的aclk，這個時鐘資源來自于剛才配置的Xilinx IP CORE。

下一步，再下一步，可以看到如下界面：

此處是配置Xilinx IP CORE與LabVIEW FPGA接口的頁面，一定要與之前的設置配置為相同情況，否則你很難找到這個錯誤發生的地方，筆者是前車之鑒。

那么輸入數據配置為I16，輸出數據由于已經是17位整數，在LabVIEW中自動匹配為24位FXP。注意此處一定要記得之前配置的小數精度，比如0位小數的話，此處整數字長還是24位。如果小數位2位的話，此處整數字長應為22位。正確配置如下：

點擊完成，IP節點配置完成。

最終程序如圖，注意雙向FIFO的數據類型需要配置為匹配濾波器數據類型，以免發生數據強制轉換，帶來錯誤的隱患。

第四步：測試濾波器性能

如下圖所示，設計上位機程序，驗證濾波器性能。

提供給FPGA一段多頻率疊加的原始信號（采樣率設置為10MHz），運行程序以后，返回的數據如下圖所示：

可見，經過濾波器之后，原始數據僅有500kHz的頻率成分被留下來，顯示在右邊的圖中。

讀者可以根據不同濾波器的配置來更改輸入信號的頻率成分，驗證濾波器的性能。