摘要：為降低成本，提高設計靈活性，提出一種基于FPGA的1553B總線接口方案；采用自頂向下的設計方法，在分析1553B總線接口工作原理和響應流程的基礎上，完成了接口方案各FPGA功能模塊設計；對關鍵模塊編寫VHDL代碼，并采用Active?HDL軟件進行了仿真；以Virtex?5 FPGA 開發板和PC機為驗證平臺，在FPGA中分別模擬BC與RT，在PC機指令下進行了BC與RT功能模塊間的收發測試，結果表明系統能在協議規定的1 MHz數據率下穩定運行；同時，為提升接口性能，采用光纖代替傳統電纜傳輸介質，利用FPGA內嵌RocketIO內核進行了傳統1553協議數據的光纖傳輸，速率可達3 Gb/s以上。

0 引言

MIL?STD?1553B（數字式時分制命令/響應型多路傳輸數據總線）由美國國防部于20世紀70年代末提出，它采用曼徹斯特編碼方式和冗余的總線型拓撲結構，具有非常好的時鐘同步能力及容錯機制，極大地簡化了電子設備之間的互聯，因而被廣泛應用于對可靠性要求較高的軍事、航空、航天等領域。

隨著1553B總線優越性能不斷體現，我國相關領域的應用需求不斷增多，其關鍵地位也日益突出。但由于1553B協議本身較為復雜、國內技術相對落后，在1553B總線的設計中大多采用國外的協議接口芯片，典型如DDC公司的BU?61580等。一方面，這類芯片不僅價格昂貴，而且容易受國外限制；另一方面，在實際應用中，芯片許多功能略顯多余，不能進行靈活設計。

現場可編程門陣列FPGA 可將大量邏輯集成在單片IC中，其內部資源豐富，相應EDA開發工具功能強大，是理想的片上系統設計與實現平臺。FPGA 具有開發周期短、成本低、靈活性高等諸多優點，基于對協議規范的分析，通過FPGA來實現MIL?STD?1553B總線接口是可行的。本文提出了一種基于FPGA的1553B總線接口設計方案，并編寫VHDL代碼進行仿真，最后在FPGA上完成了設計驗證，實現了傳統1553B協議數據的1 Mb/s電纜傳輸和3 Gb/s以上光纖傳輸。

1 MIL?STD?1553B總線介紹

MIL?STD?1553B 是一種命令/響應型多路傳輸總線，它采用冗余的總線結構，在當前傳輸線發生故障時可立刻切換到冗余傳輸線上，防止通信中斷。同時，1553B協議嚴格規定了消息格式，限定了每條消息的最大傳輸數據量及總線單元的最大響應時間，并規范了總線耦合方式、電纜電氣特性等，從各個方面確保總線傳輸的高可靠性。

1553B總線包含三種總線單元：總線控制器BC、遠程終端RT 和總線監視器MT，各單元在總線控制器BC的調度下有序地進行通信。總線上數據以字為基本單位進行傳輸，分為命令字、狀態字和數據字，每個字包含20 位。總線單元間每一次數據的交換稱為一條消息，1553B協議規定了10種消息格式，除此之外其他格式的消息均為非法消息。總線采用曼徹斯特編碼方式，方便接收端提取同步時鐘，簡化了總線結構。

2 1553B總線接口整體設計方案

總線接口是外部系統與總線之間的數據交換媒介，其主要功能是完成總線協議的處理。根據1553B 協議的特點，總線接口整體設計方案如圖1所示。

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圖1 總線接口整體設計方案

由圖1 可知，總線接口包括模擬收發器、曼徹斯特編解碼器和協議處理邏輯三大模塊。其中，模擬收發器完成FPGA輸出信號與總線信號之間的電平轉換，可由專用轉換芯片完成，而曼徹斯特編解碼器和1553B協議處理邏輯是接口的主要組成部分，完成數據編解碼和協議處理，通過FPGA 實現。總線接口通過一定的地址、數據和握手信號與外部系統相連。

3 曼徹斯特編解碼器模塊設計

3.1 1553B總線數據格式信號編解碼的設計方案由總線傳輸層特性決定，1553B消息字格式和曼徹斯特碼型如圖2所示。

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圖2 1553B消息字格式和曼徹斯特碼型

1553B總線以字為單位進行數據傳輸，每個字包含20位，其中前3位為同步頭，后17位為數據位和奇偶校驗位，如圖2（a）所示。總線數據傳輸速率為1 Mb/s，采用曼徹斯特Ⅱ雙相碼編碼方式，每位數據中間均有一個跳變沿，由正到負的跳變表示邏輯‘1’，由負到正的跳變表示邏輯‘0’，其碼型對應關系如圖2（b）所示。

3.2 編碼器設計

編碼器的設計相對簡單，主要完成對待發送消息字的曼徹斯特編碼，并將其并串轉換后輸出。由于曼徹斯特碼每位數據中間均有跳變，故發送時需將每一位分割成兩位，分別發送。其工作過程為：

（1） 同步頭編碼，若為數據字同步頭，則編碼為“111000”（由高位到低位，下同），若為狀態字或命令字
同步頭，則編碼為“000111”；

（2）數據和奇偶校驗位編碼，若為‘0’，則編碼為“10”，若為‘1’，則編碼為“01”；

（3）按由低到高的順序將編碼后的40位數據串行輸出。

FPGA采用16 MHz主時鐘，由于編碼后每位數據對應0.5 μs，故將主時鐘分頻后產生2 MHz時鐘來控制編碼器發送40 位數據，每個時鐘沿發送一位，正好滿足1553B總線1 Mb/s的速率要求[5]。

3.3 解碼器設計

解碼器主要完成消息字的解碼，并將其串并轉換后輸出，其工作過程為：

（1）檢測到總線上有效電平，解碼器開始工作；

（2）同步頭解碼，檢測到指令字和狀態字同步頭用“011”表示，檢測到數據字同步頭用“100”表示；

（3）16位數據位和1位奇偶校驗位解碼；

（4）將解碼后的消息字（20位）并行輸出。

同步頭和數據位檢測示意如圖3所示。

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圖3 同步頭和數據位檢測

由1553B協議可知，同步頭包含三個位時，在1.5個位時處有跳變。如圖3（a）所示，同步頭到來后，解碼器連續采集48 個數，理論上，采用16 MHz 時鐘，如果檢測到24個‘0’和24個‘1’，則表示收到有效同步頭，但考慮到信號上升時間及下降時間等因素，實際若檢測到22個或者23個‘0’和‘1’，就可以判定同步頭有效，進行下一步數據的接收。

數據位包含一個位時，在0.5個位時處有跳變。如圖3（b）所示，在每個數據中間部位，若前一時鐘采樣到‘0’，后一時鐘采樣到‘1’，則表示當前數據位為‘0’，反之則是‘1’。另外，如果采到的數沒有跳變，為全‘0’或者全‘1’，則產生錯誤標志，通知協議處理邏輯或子系統進行相應的錯誤處理。

4 協議處理模塊設計

4.1 協議處理模塊響應流程

協議處理模塊實現BC，RT，MT三種總線終端的協議處理，在FPGA模塊設計之前，根據1553B協議對協議處理模塊三種工作模式下的響應流程分別進行分析設計。

4.1.1 BC模式

BC（總線控制器）是1553B 總線的核心，總線上任何類型的數據交換都由它發起。BC模式下接口響應流程設計如圖4所示。

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圖4 BC模式下接口響應流程

MIL?STD?1553B 協議規定的總線指令可分發送指令、接收指令和方式指令三種，共能實現四種類型的功能：RT 到BC 的數據傳輸、BC 到RT 的數據傳輸、RT 到RT 的數據傳輸和總線管理。根據圖4，BC 模式下接口主要工作過程為：

（1）根據外部系統需求發送相應命令字，發起總線傳輸；

（2）根據指令類型的不同，進入不同響應流程，主要包括數據字發送、數據字接收和狀態字接收等；

（3）消息完成后進行消息結束處理，主要包括消息結束標志的產生，差錯處理，以及根據收到的RT狀態字判斷總線終端狀態等。

需要注意的是，BC 如果在規定的時間內沒有收到RT狀態回復，則需重新發送命令字進行重試（Retry）。

4.1.2 RT模式

RT（遠程終端）是1553B 總線上的指令/響應型終端，它響應BC發送的指令，按要求接收或發送數據，在規定時間內回送狀態字，并服從BC的總線管理。RT模式下接口響應流程設計如圖5所示。

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圖5 RT模式下接口響應流程

根據圖5，RT模式下接口主要工作過程為：

（1）收到命令字后進行指令分析，根據指令類型進入相應的響應流程；

（2）按照流程進行數據字接收、發送，并回復狀態字；

（3）消息完成后進行消息結束處理，主要包括消息結束標志的產生，差錯處理，以及特殊方式指令下方式標志的產生等。