隨著更多的模數轉換器(ADC)和數模轉換器(DAC)支持最新的JESD204B串行接口標準，出現了FPGA與這些模擬產品的最佳接口方式問題。FPGA供應商多年來一直支持千兆串行/解串(SERDES)收發器。然而在過去，大多數ADC和DAC不能通過這些高速串行接口進行配置，就是說FPGA與轉換器無法與任何常用標準接口，利用高串行-解串(SERDES)帶寬。

JESD204B接口針對支持更高速轉換器不斷增長的帶寬需求而開發，以填補該空白。作為第三代串行數據鏈路標準，JESD204B提供更高的最大通道速率(每通道高達12.5 Gbps)，支持確定延遲和諧波幀時鐘。該接口借助兼容開放市場FPGA解決方案且可擴展的高性能轉換器，可輕松傳輸大量待處理的數據。

大多數信號處理系統首先是通過其模擬或RF頻率、動態范圍和采樣速率進行定義，以建立轉換器選擇標準。然而，當與FPGA匹配進行數據處理時，無論如何都不能忽視對轉換器數字接口的考量。只要了解新型JESD204B接口并牢記一些高級考量因素，那么為您的FPGA選擇合適的JESD204B轉換器其實并不難。以下是一些關于JES204B轉換器與FPGA匹配的常見問題及解答。重點說明采用這款新型串行接口進行轉換器設計時的關鍵點。

FPGA對于JESD204B需要多少速度？

通常，設計人員實際上是問JESD204B與轉換器接口應用中FPGA需要支持的收發器線路速率。收發器是FGPA中的高速串行接口，其可以發送或接收數據及恢復內嵌時鐘。收發器主要作為高速數據端口，與功能無關。但如果在其周圍配置合適的固件，它們可以為許多不同的接口協議提供
數字支持。例如，FPGA收發器可以充當并行至串行發射器或串行至并行接收器(圖1)。

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對于JESD204B這樣的高速串行接口，FPGA收發器可以在系統中以兩種方式發揮作用。當FPGA支持ADC外部數據下游采集時，它是作為串行數據接收器。當收發器接收數據時，它將高速串行流轉換為并行幀數據，在FPGA中進一步完成下游處理。將數據從串行格式轉換到并行格式前，需要用到自適應增益控制(AGC)、均衡(EQ)和時鐘/數據恢復(CDR)功能。

當FPGA向DAC輸送數據時，它會執行發射器功能。作為發射器，它將形成幀數據，并通過高速接口串行發送出去。預加重功能(后續會談到)放大該信號，以使傳輸數據盡可能更完整。

通常情況下，系統的模擬采樣速率或更新速率將間接決定JESD204B接口上的FPGA收發器線路速率。轉換器的時鐘或編碼速率通過鎖相環(PLL)倍頻來實現JESD204B位速率。轉換器支持的最大線路速率可能不是系統所需，而應當通過已知的倍頻器進行調節。

圖2顯示了一個采用250 MSPS編碼時鐘的單一(M = 1)16位(N’ = 16)ADC，它在20倍編碼時鐘速率(5 Gbps)下通過單一JESD204B通道(L = 1)發送數據。該運算包括8位/10位編碼開銷。轉換器采用與250 MSPS不同的編碼時鐘，輸出通道速率會相應地向上或向下調節至20倍的當前編碼時鐘速率。

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哪些轉換器特性可用于延長系統中的JESD204B鏈路，并仍能保持優異的數據完整性？

JESD204B規范列出了符合20cm傳輸線路要求的標準。印刷電路板(PCB)走線材料的物理特性對于信號在傳輸期間會遇到何種衰減起主導作用。然而，多數轉換器和FPGA上的有源通道補償技術有助于提高鏈路性能。

轉換器或FPGA發射器輸出可以提高串行數據的高帶寬部分，同時保持低帶寬部分不變。該技術被稱為預加重。由于低通信號衰減首先影響信號的高帶寬部分(上升和下降時間)，預加重有助于提高串行信號傳輸距離。

對于接收器也一樣，DAC或FPGA可以向輸入信號提供自動增益控制和EQ，以提高傳輸線路末端可見信號的高頻部分。該技術通常具有不同的增益和均衡器設置，以幫助根據系統需求優化數據恢復。除了均衡階段，Xilinx還提供內部探測工具，從而將在FPGA中見到的數據眼形象化(圖3)。

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針對轉換器還能做些什么處理，以減少發送給或來自于FPGA的數據量？

為了減小FPGA的計算負擔，一些轉換器供應商在整個轉換器解決方案中添加了數字處理部分。一些信號處理系統只需使用經濾波的信號帶寬部分。發射和處理送至或來自FPGA的全帶寬數據是一種開銷負擔，完全沒有必要。

例如，ADC可實現數字下變頻(DDC)功能，可以有效地將將每四個模擬采樣中的第一個發送給FPGA。數字濾波數據可在JESD204B接口上使用更低的數據速率，并且無需在FPGA上配置DDC時鐘。

相反，DAC插值功能可以允許僅使用1/4數據速率，將數據從FPGA發送至DAC，并且使用復雜算法對四個采樣中的其余三個進行數字插值。DAC插值方式僅可以傳輸數據的一個子集，然后在采用模擬格式輸出前在轉換器中完全組裝。

我的FPGA需要支持多少SERDES通道/轉換器？

無論您的鏈路是采用單一轉換器還是多個轉換器，轉換器接與FPGA接口的JESD204B通道數與線路速率、轉換器采樣速率、數據包效率直接相關。雖然轉換器可以提供四條JESD204B通道，但以1/2最大轉換器采樣速率運行的系統可能僅需使用兩條通道。每個轉換器可依不同的設計來實現不同的JESD204B通道數、速度和數據包。可查看轉換器數據手冊，看看什么選項最適合您的應用。

我能夠將多個轉換器與單一FPGA實現同步嗎？

是的，這可以做到，只要FPGA支持的通道數足以滿足應用所需。多ADC系統的主要難點之一是對齊采樣信號，這些信號在從模擬至數字采樣過程中具有不同的延遲時間。JESD204B接口對系統參考信號(SYSREF)有相應規定。這有助于為系統中的各轉換器創立確定的延遲時間，從而為多
轉換器同步提供解決方案。由于JESD204B上采用數據幀，來自于多個ADC的數據幀就可以在FPGA的后處理步驟中對齊。這樣就可以校正轉換器和FPGA收發器之間的延遲不匹配。

同樣，FPGA在將數據發送至多個DAC前，可以先將數據進行幀對齊。這是考慮到那些需要通過單一或幾個FPGA來同步多個轉換器的系統。一些轉換器供應商還在正式技術規格外提供額外的同步功能，用于標注特定采樣。如果您的系統需要多轉換器同步，需盡量減少轉換器連接的JESD204B通道數，并選擇最強性能的FPGA。

JESD204B協議中規定，需對齊來自于多個ADC、具有不同延遲的采樣數據從而在FPGA中實現同步。圖4顯示了來自多個鏈路的幀數據或標記的樣本如何針對同步處理進行重對齊。

我的應用需要怎樣的FPGA布速來處理數據？

JESD204B接口采用嵌入式時鐘來進行高速串行數據傳輸。然而，FPGA需要更慢的參考時鐘作為主時鐘來處理數據。FPGA系列和產品的布速決定這一功能。考慮FPGA需選擇哪種方式處理轉換器數據相當重要。例如，負責采集周期性離散數據集至存儲器的應用，和全速連續處理并發送數據的應用，這兩者可能需要不同的FPGA布速。

如何讓JESD204B在FPGA上工作？

該問題的另一種表達可能是“我應當從FPGA制造商那里獲得JESD204B固件的知識產權(IP)還是自己開發？” Xilinx等FPGA供應商均提供用于JESD204、JESD204A和JESD204B接口的自主IP解決方案。這些解決方案可能略有差異，這取決于JESD204的產品換代以及FPGA產品的收發器速度。

確保盡早完成轉換器選型，明確您的系統中需要采用的FPGA形式和相關IP。選型時應當考慮使用哪家FPGA供應商的產品、使用哪一代JESD204、FPGA的系列和型號，以及您內部實現IP所需的技術代碼編寫能力。

一些JESD204B轉換器可能需要特殊的額外應用層，或是圍繞IP的代碼“包裝器”，這基本上是一套獨有的固件指令。如果是這種情況，轉換器供應商應當確認并提供應用代碼以連接FPGA IP。應當在數據手冊中列明需要哪些內容來支持JESD204B轉換器鏈路。一些轉換器制造商還開發了一種在他們的器件和FPGA固件間進行徹底驗證測試的電池，以證明產品的穩定性。

轉換器使用具有收發器“頻率洞”的FPGA時會出現問題嗎？

一些FPGA產品支持運行過程中存在間隙(無法使用已知的頻率范圍)的收發器。這會使JESD204B通道頻率規劃更復雜一點，但仍在可控范圍內。針對轉換器采樣速率和JESD204B通道速率進行頻率規劃是使頻率遠離收發器間隙的關鍵。

大多數轉換器系統通常都有固定的采用頻率。需要對偶然的獨特應用進行支持的情況只是少數。根據系統轉換器的固定采樣速率和之前討論的JESD204B速率倍頻器，系統設計人員可以確定收發器頻率間隙是否會對系統造成問題。

即使發現期望的通道頻率剛好在間隙范圍內，仍需查看轉換器數據手冊，看看是否有另一些選項可用來調整通道速率。例如，可以改變方程中的一些其他變量，如通道數量或JESD204B采用分辨率信息，來提高或降低頻率曲線，以避開收發器頻率間隙。

小結

新型轉換器與JESD204B之類的FPGA接口較為復雜，使其顯得難于處理，此時分解關鍵系統需求至關重要。必須了解采樣速率和JESD204B通道速率倍頻器。根據IP支持、收發器數、收發器速度和頻率間隙等因素來進行規劃和選擇合適的FGPA產品，有助于正確選擇轉換器。通過重點關注一些與FPGA相匹配的高級標準，可簡化選擇合適的JESD204B轉換器的過程。