隨著轉(zhuǎn)換器分辨率和速度的提高，對于效率更高的接口的需求也隨之增長。一種新型轉(zhuǎn)換器接口——JESD204——誕生于幾年前，其作為轉(zhuǎn)換器接口經(jīng)過幾次版本更新后越來越受矚目，效率也更高。如今，該接口的使用率正在穩(wěn)步上升，并且有望成為未來轉(zhuǎn)換器的協(xié)議標(biāo)準(zhǔn)。JESD204接口可提供這種高效率，較之其前代CMOS和LVDS產(chǎn)品在速度、尺寸和成本上更有優(yōu)勢。采用JESD204的設(shè)計(jì)擁有更快的接口帶來的好處，能與轉(zhuǎn)換器更快的采樣速率同步。此外，引腳數(shù)量的減少使得封裝尺寸更小且布線數(shù)量更少，這些都讓電路板更容易設(shè)計(jì)并且整體系統(tǒng)成本更低。該標(biāo)準(zhǔn)可以方便地調(diào)整，從而滿足未來需求 這從它已經(jīng)歷的兩個(gè)版本的變化中即可看出。自從2006年發(fā)布以來，JESD204標(biāo)準(zhǔn)經(jīng)過兩次更新，目前版本為B。由于該標(biāo)準(zhǔn)已為更多的轉(zhuǎn)換器供應(yīng)商、用戶以及FPGA制造商所采納，它被細(xì)分并增加了新特性，提高了效率和實(shí)施的便利性。此標(biāo)準(zhǔn)即適用于模數(shù)轉(zhuǎn)換器(ADC)也適用于數(shù)模轉(zhuǎn)換器(DAC)，初步打算作為FPGA的通用接口(也可能用于ASIC)。

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JESD204——它是什么？

2006年4月，JESD204最初版本發(fā)布。該版本描述了轉(zhuǎn)換器和接收器(通常是FPGA或ASIC)之間數(shù)Gb的串行數(shù)據(jù)鏈路。在JESD204的最初版本中，串行數(shù)據(jù)鏈路被定義為一個(gè)或多個(gè)轉(zhuǎn)換器和接收器之間的單串行通道。圖1給出了圖形說明。圖中的通道代表M個(gè)轉(zhuǎn)換器和接收器之間的物
理接口，該接口由采用電流模式邏輯(CML)驅(qū)動器和接收器的差分對組成。所示鏈路是轉(zhuǎn)換器和接收器之間的串行數(shù)據(jù)鏈路。幀時(shí)鐘同時(shí)路由至轉(zhuǎn)換器和接收器，并為設(shè)備間的JESD204鏈路提供時(shí)鐘。

通道數(shù)據(jù)速率定義為312.5 Mbps與3.125 Gbps之間，源阻抗與負(fù)載阻抗定義為100  ±20%。差分電平定義為標(biāo)稱800 mV峰峰值、共模電平范圍從0.72 V至1.23 V。該鏈路利用8b/10b編碼，采用嵌入式時(shí)鐘，這樣便無需路由額外的時(shí)鐘線路，以及相關(guān)的高數(shù)據(jù)速率下傳輸?shù)臄?shù)據(jù)與額外的時(shí)鐘信號對齊的復(fù)雜性。當(dāng)JESD204標(biāo)準(zhǔn)開始被使用時(shí)，人們開始意識到該標(biāo)準(zhǔn)需要修訂以支持多個(gè)轉(zhuǎn)換器下的多路、對齊的串行通道，以滿足轉(zhuǎn)換器日益增長的速度和分辨率。

這種認(rèn)識促成了2008年4月份JESD204第一個(gè)修訂版的發(fā)布，即JESD204A。此修訂版增加了支持多個(gè)轉(zhuǎn)換器下的多路對齊串行通道的能力。該版本所支持的通道數(shù)據(jù)速率依然為312.5 Mbps至3.125 Gbps，另外還保留了幀時(shí)鐘和電氣接口規(guī)范。增加了對多路對齊串行通道的支持，可讓高采樣速率和高分辨率的轉(zhuǎn)換器達(dá)到3.125 Gbps的最高支持?jǐn)?shù)據(jù)速率。圖2以圖形表示JESD204A版本中增加的功能，即支持多通道。

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雖然最初的JESD204標(biāo)準(zhǔn)和修訂后的JESD204A標(biāo)準(zhǔn)在性能上都比老的接口標(biāo)準(zhǔn)要高，它們依然缺少一個(gè)關(guān)鍵因素。這一缺少的因素就是鏈路上串行數(shù)據(jù)的確定延遲。對于轉(zhuǎn)換器，當(dāng)接收到信號時(shí)，若要正確重建模擬域采樣信號，則關(guān)鍵是了解采樣信號和其數(shù)字表示之間的時(shí)序關(guān)系(雖然這種情況是針對ADC而言，但DAC的情況類似)。該時(shí)序關(guān)系受轉(zhuǎn)換器的延遲影響，對于ADC,它定義為輸入信號采樣邊沿的時(shí)刻直至轉(zhuǎn)換器輸出數(shù)字這段時(shí)間內(nèi)的時(shí)鐘周期數(shù)。類似地，對于DAC，延遲定義為數(shù)字信號輸入DAC的時(shí)刻直至模擬輸出開始轉(zhuǎn)變這段時(shí)間內(nèi)的時(shí)鐘周期數(shù)。JESD204及JESD204A標(biāo)準(zhǔn)中沒有定義可確定性設(shè)置轉(zhuǎn)換器延遲和串行數(shù)字輸入/輸出的功能。另外，轉(zhuǎn)換器的速度和分辨率也不斷提升。這些因素導(dǎo)致了該標(biāo)準(zhǔn)的第二個(gè)版本——JESD204B。

2011年7月，第二版本標(biāo)準(zhǔn)發(fā)布，稱為JESD204B，即當(dāng)前版本。修訂后的標(biāo)準(zhǔn)中，其中一個(gè)重要方面就是加入了實(shí)現(xiàn)確定延遲的條款。另外，對數(shù)據(jù)速率的支持上升到了12.5 Gbps，并分成設(shè)備的不同速度等級。此修訂版標(biāo)準(zhǔn)使用設(shè)備時(shí)鐘作為主要時(shí)鐘源，而不是像之前版本那樣以幀時(shí)鐘作為主時(shí)鐘源。圖3表示JESD204B版本中的新增功能。

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