科學(xué)與工業(yè)研究理事會(huì)(CSIR)和Plunify公司的工程師們告訴您，他們是如何用云計(jì)算來(lái)分析大型Virtex-6設(shè)計(jì)的實(shí)現(xiàn)選項(xiàng)和用戶約束的。

隨著FPGA器件尺寸的增大及其內(nèi)部設(shè)計(jì)密度的提高，時(shí)序收斂面臨著前所未有的挑戰(zhàn)。由于各種實(shí)現(xiàn)工具都競(jìng)相滿足這種更高復(fù)雜性需求，把不同的實(shí)現(xiàn)轉(zhuǎn)入量產(chǎn)時(shí)間越來(lái)越長(zhǎng)[1]。為了加快速度，有些設(shè)計(jì)人員希望能通過(guò)云計(jì)算來(lái)比較分析使用不同實(shí)現(xiàn)選項(xiàng)和用戶約束決策的效果。

最近，我們?cè)谀戏堑目茖W(xué)與工業(yè)研究理事會(huì)(CSIR)完成了這樣一個(gè)分析過(guò)程。我們采用Plunify公司的云加速芯片設(shè)計(jì)方法為我們的設(shè)計(jì)找到了既能提供最短實(shí)現(xiàn)運(yùn)行時(shí)間又能得到最佳時(shí)序評(píng)分的各項(xiàng)參數(shù)。在深入探討我們的分析細(xì)節(jié)以及我們所使用的工具前，讓我們先來(lái)了解一些背景資料。

開(kāi)發(fā)板升級(jí)
在最近的一個(gè)項(xiàng)目中，我們需要將駐存的賽靈思Virtex-5 FPGA更換為新一代Virtex-6器件，從而升級(jí)現(xiàn)有的開(kāi)發(fā)板。第一塊開(kāi)發(fā)板出現(xiàn)了幾大問(wèn)題，其中最重要的就是對(duì)于目標(biāo)應(yīng)用來(lái)說(shuō)其管腳并不是最理想的，而且器件尺寸過(guò)小，不能滿足系統(tǒng)需求。

我們已經(jīng)擁有了運(yùn)行新型開(kāi)發(fā)板所需的大部分RTL代碼，因此在這方面占有絕對(duì)優(yōu)勢(shì)，從而可對(duì)在PCB電路圖設(shè)計(jì)的管腳分配階段做出的決策進(jìn)行分析。由于FPGA設(shè)計(jì)的實(shí)現(xiàn)運(yùn)行時(shí)間較長(zhǎng)，我們不得不限制在PCB設(shè)計(jì)階段中執(zhí)行的構(gòu)建次數(shù)，從而做出決策。

在設(shè)計(jì)的硬件測(cè)試階段，我們?cè)黾恿艘恍┰璙irtex-5開(kāi)發(fā)板沒(méi)有的功能。不出所料，這為布局布線工具創(chuàng)建了更多的工作，因而我們進(jìn)行了詳細(xì)的布局規(guī)劃演練，同時(shí)完成了大量運(yùn)行，以找到最佳種子布局(placement seed)。我們決定使用Plunify公司的云實(shí)現(xiàn)服務(wù)來(lái)管理我們所需的大量運(yùn)行。

FPGAAccel是一種軟件應(yīng)用程序界面(API)，有助于您在遠(yuǎn)程服務(wù)器上同時(shí)定義、分配和執(zhí)行FPGA綜合及布局布線構(gòu)建。

四個(gè)約束集
由于 Plunify服務(wù)所提供的處理功能，我們決定用四個(gè)不同的約束集分析我們的最終設(shè)計(jì)。

前兩個(gè)約束集共享同一管腳，其中第一個(gè)約束集不包括布局規(guī)劃，第二個(gè)則包括詳細(xì)的布局規(guī)劃。我們?yōu)檫@兩個(gè)約束集選擇的管腳能夠重現(xiàn)我們?cè)诘谝话骈_(kāi)發(fā)板上所遇到的管腳分配不當(dāng)造成的后果。而另外兩個(gè)約束集則采用新版開(kāi)發(fā)板上器件的管腳；同樣，其中一個(gè)約束集不包括布局規(guī)劃，另一個(gè)包括詳細(xì)的布局規(guī)劃。

我們需要用這些約束集來(lái)驗(yàn)證對(duì)FPGA 管腳的更改是否真的會(huì)影響時(shí)序收斂，以及僅在第一版開(kāi)發(fā)板上改變種子布局是不是并不足以達(dá)到時(shí)序規(guī)范要求。我們?yōu)槊總€(gè)約束集運(yùn)行100次構(gòu)建，且在1-100次中采用不同的種子布局。

所用工具
對(duì)于FPGA設(shè)計(jì)軟件，我們?cè)谠O(shè)計(jì)人員的局部環(huán)境中采用賽靈思ISE?設(shè)計(jì)套件邏輯版本14.4來(lái)完成現(xiàn)有工作流程中的各項(xiàng)任務(wù)；在云端，我們用它來(lái)完成綜合與布局布線任務(wù)。

在前端，CSIR的Scineric Workspace（見(jiàn)圖1）是一種用于FPGA設(shè)計(jì)管理的基于IP-XACT的全新、快速、輕量級(jí)集成開(kāi)發(fā)環(huán)境。該工具采用全新“文件管理器”方法來(lái)進(jìn)行設(shè)計(jì)管理，有助于設(shè)計(jì)人員隨時(shí)全局預(yù)覽設(shè)計(jì)的各個(gè)方面。它具有設(shè)計(jì)融合功能，可將Scineric整合到現(xiàn)有工作流程中，以提供用戶偏好的特定設(shè)計(jì)環(huán)境。我們可使用載入ISE項(xiàng)目的Scineric Workspace圖形界面向云端配置、提交并從云端檢索構(gòu)建。然而，這個(gè)前端并不是硬性要求；Plunify客戶端還能平滑集成到ISE和Vivado?流程中。

在后端，Plunify的FPGA-Accel客戶端是一種軟件API，工程師們可通過(guò)它在遠(yuǎn)程服務(wù)器上同時(shí)定義、分配和執(zhí)行FPGA綜合以及布局布線構(gòu)建，并在完成所有構(gòu)建后對(duì)結(jié)果進(jìn)行分析。本例中，我們采用一個(gè)云計(jì)算服務(wù)器群來(lái)處理400次構(gòu)建。Scineric Workspace支持包括FPGAAccel客戶端在內(nèi)的多種配置。

圖2顯示了設(shè)計(jì)人員在工作中如何使用這些工具。具體流程如下：
1. 打開(kāi)Scineric Workspace。
2. 導(dǎo)入ISE項(xiàng)目。
3. 為每個(gè)ISE項(xiàng)目限定100次 實(shí)驗(yàn)。

Scineric Workspace允許用戶導(dǎo)入賽靈思ISE和Vivado項(xiàng)目以及IP-XACT組件定義文件等各種來(lái)源的設(shè)計(jì)。每個(gè)設(shè)計(jì)都可以有多種構(gòu)建配置，包括允許您對(duì)可隨后上傳至Plunify的Plunify實(shí)驗(yàn)進(jìn)行定義的配置。

4. 上傳構(gòu)建請(qǐng)求。
Plunify插件首先會(huì)對(duì)設(shè)計(jì)人員的身份進(jìn)行認(rèn)證，然后再對(duì)ISE項(xiàng)目中的所有設(shè)計(jì)文件進(jìn)行加密。接下來(lái)，它會(huì)將文件與構(gòu)建參數(shù)一起安全傳輸至遠(yuǎn)程服務(wù)器群。

在云端，Plunify軟件會(huì)生成所需的構(gòu)建，分配400臺(tái)服務(wù)器并運(yùn)行ISE，從而在每臺(tái)服務(wù)器上為各個(gè)不同的實(shí)驗(yàn)進(jìn)行綜合與布局布線。

5. 構(gòu)建完成后，您會(huì)收到一封電 子郵件通知。
6. 用您的工作ID登陸至 www.plunify.com 查看報(bào)告
7. 對(duì)各個(gè)ISE項(xiàng)目重復(fù)以上步 驟。

并行完成400次構(gòu)建
我們將這400次構(gòu)建的結(jié)果用于多個(gè)標(biāo)準(zhǔn)測(cè)試，包括平均運(yùn)行時(shí)間、不可布線的解決方案數(shù)量，以及可布線的解決方案的時(shí)序評(píng)分，這也是最重要的。圖3顯示了四個(gè)約束集的時(shí)序評(píng)分分析結(jié)果。

通過(guò)我們的四個(gè)約束集，我們得以再次證明，目標(biāo)應(yīng)用的無(wú)效管腳會(huì)嚴(yán)重影響設(shè)計(jì)的時(shí)序評(píng)分。另外，我們可為該設(shè)計(jì)確定最佳種子布局，并且在這個(gè)特定案例中，我們意識(shí)到實(shí)現(xiàn)工具在不受布局規(guī)劃引導(dǎo)的情況下表現(xiàn)最佳。

圖4顯示了四個(gè)約束集的運(yùn)行時(shí)間。

以前，這樣的運(yùn)行需要30多天才能完成，但通過(guò)我們所說(shuō)的方法，我們只需一天便能得到結(jié)果和分析。該方法的另一優(yōu)勢(shì)是全部數(shù)據(jù)都由Plunify管理，而這項(xiàng)優(yōu)勢(shì)是當(dāng)我們看到這400次運(yùn)行到底生成了多少數(shù)據(jù)時(shí)（200千兆字節(jié)）才發(fā)現(xiàn)到的。我們只需要下載自己感興趣的特定運(yùn)行結(jié)果。

最佳時(shí)序評(píng)分
在任何FPGA設(shè)計(jì)中，時(shí)序收斂都是重要的一環(huán)，我們已經(jīng)證明，很多參數(shù)都會(huì)對(duì)您的時(shí)序評(píng)分產(chǎn)生影響。借助全新的工具以及云計(jì)算技術(shù)，我們對(duì)這些影響的分析速度與以往相比明顯加快。

我們能夠確定哪種約束集以及種子布局能為我們的設(shè)計(jì)帶來(lái)最佳時(shí)序評(píng)分。通過(guò)使用最佳參數(shù)，我們可以繼續(xù)下一階段的系統(tǒng)開(kāi)發(fā)，因?yàn)槲覀兊臉?gòu)建能夠達(dá)到其時(shí)序規(guī)范要求。