該文通過對低密度校驗（LDPC）碼的編譯碼過程進行分析，提出了一種基于FPGA 的LDPC 碼編譯碼器聯合設計方法，該方法使編碼器和譯碼器共用同一校驗計算電路和復用相同的RAM 存儲塊，有效減少了硬件資源的消耗量。該方法適合于采用校驗矩陣進行編碼和譯碼的情況，不僅適用于全并行的編譯碼器結構，同時也適用于目前廣泛采用的部分并行結構，且能夠使用和積、最小和等多種譯碼算法。采用該方法對兩組不同的LDPC 碼進行部分并行結構的編譯碼器聯合設計，在Xilinx XC4VLX80 FPGA 上的實現結果表明，設計得到的編碼器和譯碼器可并行工作，且僅占用略多于單個譯碼器的硬件資源，提出的設計方法能夠在不降低吞吐量的同時有效減少系統對硬件資源的需求。

　　1 引言

　　在數字通信系統中，采用前向糾錯編碼（FEC）技術可大幅提高數據傳輸的可靠性。其中，LDPC碼憑借其優異的糾錯性能、較低的譯碼復雜度和可并行實現的譯碼結構，已被數字衛星廣播（DVBS2）、無線局域網（WLAN）和全球微波互聯接入（WIMAX）等多個通信標準采納。

　　如何在大規模集成電路上實現高速的LDPC 編譯碼器一直是LDPC 碼應用研究的一個焦點。理論上，可根據二部圖中的所有節點及邊線實現全并行結構的LDPC 碼譯碼器，但隨著碼長的增長，過高的布線復雜度及龐大的資源需求量將導致全并行結構的譯碼器難以實現。采用串行結構雖然可以減少硬件資源的消耗量，但譯碼器所需的存儲空間會隨著碼長的增長而迅速增加，并且其較低的譯碼吞吐量通常不能滿足實際應用的需求。2001 年Kou 等人［1］提出了準循環結構的LDPC 碼，由于其校驗矩陣的準循環特性，譯碼器可以采用部分并行結構進

　　行實現，從而使得基于長碼的高吞吐量LDPC 碼譯碼器得以實用化。現階段部分并行結構QC-LDPC譯碼器實現的研究工作已全面展開，文獻［2-8］給出了幾種有效的基于FPGA的譯碼器實現方法。在編碼器的實現上，如果直接采用生成矩陣編碼，那么算法復雜度將隨著碼長的增加以平方速度遞增，2001 年Richardson 等人［9］提出了一種簡化的編碼算法，但其所需的存儲和運算量依然過于龐大。此后，學者們提出了一些結構化的編碼方法，其中一種是設計生成矩陣也具備準循環性質的LDPC 碼，利用生成矩陣進行編碼，文獻［10］給出了該方法的編碼電路；另一種方法是采用特殊結構的準循環校驗矩陣進行編碼，例如IEEE 802.16e （WiMAX），IEEE 802.11n（WLAN）等標準采用了一種雙對角結構的準循環校驗矩陣進行編碼，針對該結構，文獻［11］提出了一種快速遞歸編碼算法及該算法的并行硬件實現架構。但現有的LDPC 碼編譯碼器設計方法都只針對編碼器或譯碼器單獨設計，并各自優化其吞吐量和FPGA資源，而實際的應用系統多數屬于全雙工通信系統，系統需要編碼器和譯碼器兩者同時工作，采用分離式設計將使得編碼器和譯碼器的硬件資源無法得到有效復用，導致FPGA資源的利用率不高。

　　本文針對IEEE 802.16e， IEEE 802.11n 等標準建議的LDPC 碼，提出了一種編碼器與譯碼器聯合設計方法，該方法使得編碼器能夠利用譯碼器在垂直運算時閑置的校驗計算電路進行編碼。提出的實現結構中，待編碼數據、待譯碼數據和譯碼碼字共用相同的存儲塊，編譯碼器的各處理單元共享同一組地址信息，有效減少了編譯碼系統對硬件資源的需求。

　　2 基于H 矩陣的LDPC 編碼

　　個矩陣與向量相乘的結果相加，且共有mb 個bi 向量需要求解，即便由于矩陣的結構特性使得矩陣乘法可以使用向量的循環移位代替，其計算量仍然較大。而其它式子均為2~3 個向量的加和，其計算量實際較少，因此整個編碼器的計算復雜度主要集中于式（2）。通過對式（2）分析可知，bi 實際由H 矩陣每行對應位為1 的各信息位相加得到，顯然，如果將碼字序列的校驗位部分全部置零后利用H 矩陣求解其伴隨式，那么得到的伴隨式與bi 等效。因此可以利用系統中現存且閑置的校驗計算電路，通過把校驗位置零后計算伴隨式的方法將其復用到對信息位的編碼上。本文的編譯碼器資源復用方案即利用了這種校驗計算電路編碼的思想進行設計。