正弦函數(shù)表中讀取對(duì)應(yīng)的正弦幅值采用分時(shí)的方法。其中分時(shí)時(shí)鐘非常小，在不影響正 常三相正弦信號(hào)的相位關(guān)系下，分相邏輯產(chǎn)生器產(chǎn)生的時(shí)序如圖3 所示，其中CLK 為輸入 系統(tǒng)時(shí)鐘，分相邏輯產(chǎn)生器輸出A、B、C 三個(gè)依次滯后的時(shí)序。當(dāng)A 為高電平時(shí)讀取從正 弦函數(shù)表內(nèi)讀取出A 相的正弦幅值；B 當(dāng)為高電平時(shí)，讀取B 相的正弦幅值；C 為高電平 時(shí)，讀取C 相的正弦幅值。這樣在三相分時(shí)邏輯控制器的作用下，將查出的三個(gè)單相半波 正弦信號(hào)送給正弦信號(hào)幅值調(diào)節(jié)器。

將三個(gè)單相半波正弦信號(hào)調(diào)整為周期為2π的正弦信號(hào)，利用公式-2、公式-3 就可以調(diào)節(jié)為正常的正弦信號(hào)。

3.3 相位的調(diào)節(jié)方法

M 作為相位控制字輸入信號(hào)，將輸入信號(hào)M 作為正弦函數(shù)ROM 表的偏移地址。當(dāng)系統(tǒng)要 求發(fā)出超前參考信號(hào)的角度時(shí)，首先超前與滯后標(biāo)志位變?yōu)椤?”。可逆計(jì)數(shù)器查表地址從初 始位置對(duì)應(yīng)偏移到ROM 表地址。如果M＝“01010101011”（即δ＝683 為相對(duì)偏移地址，實(shí) 際M＝683? 0.0440=30o），A 相可逆計(jì)數(shù)器首先從地址“01010101011”處先遞增計(jì)算，遞增 到“11111111111”處就開始遞減計(jì)算，計(jì)算到地址“00000000000”處再遞增計(jì)算，在時(shí)鐘 的作用下往復(fù)計(jì)算。B 相可逆計(jì)數(shù)器從地址1365＋683 處（1365 為60° 地址）遞減計(jì)數(shù)；同理C 相可逆計(jì)數(shù)器從1365＋683 處遞增計(jì)數(shù)。這樣輸出的正弦信號(hào)比參考信號(hào)超前30°。同 理.發(fā)出滯后電網(wǎng)電壓信號(hào)的正弦信號(hào)只需采用與超前相反的方法。由于在正弦函數(shù)ROM 表 中存儲(chǔ)了(0°－90°)的正弦函數(shù)值，共2048 個(gè)離散點(diǎn)，M 的調(diào)節(jié)范圍在（－90 °—＋90 °）之 間，相位分辨率為0.044°。

4 實(shí)驗(yàn)結(jié)果

將編譯好的配置文件下載到 FPGA 芯片中，用示波器來(lái)觀測(cè)輸出波形。為A 相與B 相LPF 濾波后的波形圖圖4，可以看出A 相與B 相彼此相位保持120o 的相位關(guān)系,證明輸出三相波 形的相位是正確的。

在實(shí)際應(yīng)用中，通過(guò)改變頻率控制字的大小就可以改變輸出頻率。本文利用FLEX10K 器件，設(shè)計(jì)了相應(yīng)的三相正弦DDS 電路，對(duì)實(shí)驗(yàn)電路進(jìn)行了全面檢驗(yàn)。實(shí)驗(yàn)結(jié)果表明：①整 體邏輯設(shè)計(jì)是正確的；②輸出的三相波形相位符合設(shè)計(jì)要求的控制。

5．結(jié)束語(yǔ)

本文根據(jù)實(shí)際需要，設(shè)計(jì)出了符合特定需要的三相正弦DDS 電路，通過(guò)實(shí)驗(yàn)證明，輸出 波形達(dá)到了技術(shù)要求，控制靈活、性能良好。 本文作者創(chuàng)新點(diǎn)：本文所做的研究是利用FPGA設(shè)計(jì)出符合特定需要的三相正弦DDS電路。 實(shí)驗(yàn)證明了該方法的可靠性和可行性。該方法較傳統(tǒng)方法具有良好的實(shí)用性和靈活性，有很好的推廣價(jià)值。