根據(jù)此式，在系統(tǒng)時鐘頻率不變的情況下， 相位寄存器位數(shù)N越大， 產(chǎn)生信號的頻率分辨率越高。

圖1 數(shù)字控制振蕩器結(jié)構(gòu)圖

3. 函數(shù)發(fā)生模塊，對當(dāng)前相位進(jìn)行對應(yīng)幅度轉(zhuǎn)換后， 可以輸出任意函數(shù)的波形。　　
對于一個相位位數(shù)為n，輸出信號幅度位數(shù)為M 的數(shù)控振蕩器，所需查找表大小為M ×2n。為了提高數(shù)控振蕩器的頻率分辨率，往往需要擴(kuò)大波形存儲器的容量，造成存儲資源的大量消耗。而且當(dāng)需要外掛RAM 來存儲波形時，由于受到RAM讀取速度的影響，數(shù)控振蕩器的輸出速率必然受到制約。因此，當(dāng)需要設(shè)計高速、高精度的數(shù)控振蕩器時，不宜采用查表法；而CORDIC算法的應(yīng)用能夠很好地解決這一問題。

CORDIC算法原理

CORDIC(坐標(biāo)旋轉(zhuǎn)數(shù)字計算機(jī))算法是Jack Volder于1959年提出的，主要用于計算三角函數(shù)，雙曲函數(shù)及其他的一些基本函數(shù)。J.Walther于1971年提出了統(tǒng)一的CORDIC形式。該算法的具體原理如下：如圖2所示，初始向量a(x0，y0) (注意y0=0)經(jīng)n次旋轉(zhuǎn)后得到向量b(xN，yN)qi。設(shè)第i次旋轉(zhuǎn)的角度為qi，根據(jù)J.Walther的推導(dǎo)得到迭代方程組：

通過選擇tan(qi)=±2-i可以得到，x和y的方程現(xiàn)在可以利用一個簡單的管狀移位器和一個算術(shù)邏輯單元(ALU)來實現(xiàn)。此外，只需要使用一個相對簡單的、事先計算好的反正切表，即可消除超函數(shù)的計算。

圖2 CORDIC 算法原理示意圖　　同時還要判斷旋轉(zhuǎn)的方向，以滿足Z變量由初始值逐步趨于零，需要通過下式來引入和估計一個簡單的符號變量：

經(jīng)過上面2步，得到如下迭代方程：

則當(dāng)N→ 時，迭代后結(jié)果為：(xi，yi)→(cos(q)，sin(q))?！　?br /> 綜合以上推導(dǎo)可見，只要選取合適的N，計算出相應(yīng)的初始值(x0，y0)，以及相對應(yīng)的反正切值，就可以利用簡單的移位加法操作和流水線結(jié)構(gòu)實現(xiàn)上述的迭代方程式，計算出已知角度Z的正、余弦值，且這樣的電路結(jié)構(gòu)非常易于FPGA實現(xiàn)。

應(yīng)用MATLAB進(jìn)行功能仿真和參數(shù)設(shè)計

FPGA設(shè)計流程中，應(yīng)先利用MATLAB進(jìn)行功能仿真，按照系統(tǒng)要求，以先驗的方式確定系統(tǒng)參數(shù)，測試系統(tǒng)性能是非常必要的，可以有效提高FPGA硬件設(shè)計的效率和電路質(zhì)量，避免不必要的重復(fù)勞動?！　?br /> 本系統(tǒng)采用40M的晶振，要求輸出9.7M的正、余弦波，輸出幅值為18位二進(jìn)制數(shù)。在實際系統(tǒng)中，由于有限的相位字長和有限的量化電平，這些靠近期望分量的雜散信號會降低數(shù)字合成器的無雜散動態(tài)范圍(SFDR)。本系統(tǒng)要求輸出波形SFDR大于90dB?！　?br /> 通過將CORDIC迭代過程、相位計算，以及相位截斷、量化字長等的誤差等因素引入MATLAB仿真程序中，能夠準(zhǔn)確仿真出實際數(shù)字電路的輸出波形。采用不同的參數(shù)，多次仿真后，確定選取迭代次數(shù)N=16，相位Z的范圍為(-90，90)，是一個很好的平衡點?！　?br /> 仿真結(jié)果如圖3所示，信號的頻譜在9.7M達(dá)到峰值，說明生成的正弦波形其頻率為9.7M，且最大信號幅度的有效值與最大雜散分量有效值分貝差接近100dB，即SFDR>90dB?？梢姡摻Y(jié)果完全符合NCO的系統(tǒng)設(shè)計要求，可以按照此設(shè)計參數(shù)進(jìn)入到下一步FPGA數(shù)字電路實現(xiàn)。

圖3 基于CORDIC算法的NCO輸出正旋信號頻譜圖

基于CORDIC的NCO的FPGA實現(xiàn)和驗證

這一階段的設(shè)計過程采用Verilog HDL編程，用Xilinx公司的FPGA設(shè)計工具實現(xiàn)。具體電路設(shè)計可分為兩個部分?！　?br /> 第一部分為CORDIC迭代前模塊，最終目的是輸出當(dāng)前相位，主要功能是進(jìn)行相位累加、截斷，以及按照上文的設(shè)計參數(shù)轉(zhuǎn)換相位至(-90，90)之間，并給出相應(yīng)的控制信號。圖4中左邊第一個模塊anglepro即完成了上述功能。系統(tǒng)采用了32位的累加器，M值可由公式計算得到。下面只需進(jìn)行相位的轉(zhuǎn)換工作，對相位地址的高兩位進(jìn)行異或運算，當(dāng)結(jié)果為0時，說明當(dāng)前相位已經(jīng)在設(shè)計區(qū)間(-90，90)之間;結(jié)果為1時則做簡單的象限轉(zhuǎn)換，將第二象限折入第一象限，第三象限折入第四象限，并輸出控制信號t對最終輸出的COS幅值取負(fù)。

圖4 Synplify Pro編譯綜合后RTL仿真圖（局部）　　

第二部分為整個CORDIC算法的迭代過程，根據(jù)仿真結(jié)果，系統(tǒng)采取了16級迭代，X迭代初始值可由公式(5)算出K=0.6073，量化為18位二進(jìn)制數(shù)后，得到幅值約為79600。在本次設(shè)計中，并沒有將這些反正切角度量化值存入統(tǒng)一的LUT中，而是分別固化在每一級的迭代模塊中，簡化了數(shù)字電路結(jié)構(gòu)?！　D4中cord_2是迭代過程中的一個典型迭代模塊，其他15個迭代模塊的核心結(jié)構(gòu)與cord_2完全相同。如圖5所示，流水線結(jié)構(gòu)中，每一個模塊(級)接受來自上一次迭代的Z角度值、X值、Y值，通過判斷Z的符號對X、Y、Z做移位加減操作，其迭代的核心部分只需要3個加減法器和2個移位器。

圖5 CORDIC流水線結(jié)構(gòu)圖　　

采用這樣的流水線結(jié)構(gòu)，級級直接相連，每一級移位長度和反正切角度值的固化，也大大節(jié)省了FPGA實現(xiàn)時的寄存器數(shù)量。現(xiàn)實中只需要17個時鐘周期的建立時間，就可輸出第一個正、余弦值，然后連續(xù)輸出波形的離散數(shù)值?！　?br /> 通過ModelSim仿真后，得到仿真波形如圖6所示?！　?/p>

圖6 modelsim 仿真波形圖　　

為了驗證輸出波形是否正確，本文采用了將量化后幅值還原與理想值比較的方法。如，第一個幅值對應(yīng)的實際余弦值為131068/(2^17)≈0.99997。余弦值。取其中幾組數(shù)據(jù)進(jìn)行比較，如表1所示。　

　對比發(fā)現(xiàn)電路仿真后輸出值與理想值很接近，得到了預(yù)期的正、余弦離散波形，驗證了程序本身的正確性。結(jié)語采用CORDIC算法設(shè)計數(shù)控振蕩器可以生成高精度數(shù)控振蕩器而無需大容量的查找表，節(jié)省了大量的ROM資源，降低了功耗，僅采用移位寄存器和加法器結(jié)合流水線結(jié)構(gòu)就可實現(xiàn)迭代過程。CORDIC算法所能達(dá)到的精度與所選取的迭代次數(shù)和操作數(shù)位寬密切相關(guān)，利用三角函數(shù)的對稱特性，配合少量LUT或邏輯電路，可以進(jìn)一步設(shè)計出更高精度的數(shù)控振蕩器。