軟件會將PlanAhead項目組織到幾個不同的窗口。左上窗口是物理分層窗口，描述了設計中的當前區域組。選定窗口在下面，包含了當前選定的數據詳細信息。中間窗口是網表窗口，給出了整個網表的分層結構。最右側窗口是器件觀察窗(Device view)，里面已經充滿了設計實施完成后的邏輯。

然后，將時序分析報告(TWR/TWX)導入到PlanAhead工具中。選擇“File→Import TRCE Report”。這一步將時序報告數據添加到底部窗口。按照時序余量(timing slack)對這一窗口進行排序可以將焦點首先集中于違反時序要求最多的地方。經常的情況是解決了這些時序偏差最大的地方所存在的問題也就解決了整個設計的時序問題。

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圖1. PlanAhead 10.1版顯示出已實施的設計，一條時序失敗路徑高亮顯示。

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一旦選擇了一條時序失敗的路徑，PlanAhead軟件就會選定時序失敗路徑上的實例和連接。按F9鍵放大顯示選定的部分。這兒的事情顯得有些復雜。必須進行一定的審查和思考才能夠明顯布局布線工具將基本單元(primitive)放在某個地方，以及為什么對于當前的特定設計來說還有更好的方法。

可以放大顯示任何高亮的基本單元。鼠標點擊一個基本單元并拖動，可以更好地觀察其連接情況。在網表窗口，還可以移動到包含了所選實例的頂層模塊。鼠標右擊模塊名稱并為選定的實例選擇顏色，這樣就可以顯示出這一模塊在芯片中的布局，以及組內單元是靠近還是散開的。

可能發現有時需要更好地鎖定特定的基本單元。Block RAM和DSP模塊的自動布局是導致時序失敗的常見原因。很容易發現布局布線工具將Mult18安排的位置很不好。時序失敗路徑中的塊RAM輸出連接到Mult18，后者的輸出又饋送到進位鏈。塊RAM在上部、Mult18在下部，而邏輯部分又位于上部。如果布線不需要上上下下、邊邊角角地來回繞，該路徑應當可以滿足時序要求。

時序問題不同，在PlanAhead軟件中處理這些時序問題的解決方案也跟著變化。在PlanAhead設計工具中解決時序問題需要不斷實踐。該解決方案體現以下操作步驟中：
1. 選擇高亮顯示失敗的時序路徑。
2. 右擊路徑上的某個實例，選擇“Highlight With →color of choice”。
3. 在左側欄中，將底部第二個Mult18釋放。右擊“Unplace。這將為時序失敗的塊RAM騰出空間。
4. 點擊拖動底部的Mult18向左上移動一個位置。
5. 點擊拖動右邊的塊RAM到底部左側的自由塊RAM位置。
6. 選定失敗的時序路徑，確認路徑看起來是優化的。
7. 選擇“Tools→Clear PlacementConstraints”。點擊第一個選項中的“Next”。
8. 選擇“Unplace All But SelectedInstances”。在余下的向導步驟點擊“Next”。
9. 如果希望在“PlanAhead軟件外運行實施流程，選擇“File →Export Floorplan”。
10. 工具會輸出一個新的文件名為“top.ucf”的UCF文件。你可直接使用這一文件，或者將文件中的約束加入到原始UCF中。
11. 另一個選擇是在PlanAhead軟件內運行實施工具。

選擇“Tool→Run ISE Place & Route with ExploreAhead。

ExploreAhead提供了許多很好的功能，包括：自動從器件觀察窗導入約束到UCF；簡化了從ExploreAhead中運行的布局和時序結果的導入。

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圖2. PlanAhead 10.1版軟件顯示出將DSP48和塊RAM鎖定后的正確路徑。

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Pblock和底層規劃

如果發現布局中有許多時序失敗路徑，手工布局調整通常無法解決問題。反過來，應當創建區域組。創建區域組(Pblock)的方式之一是在網表窗口中右擊模塊名字并選擇“Draw Pblock”。然后在器件觀察窗中希望放置區域組的地方畫一個長方形。

工具會創建一個Pblock，同時會顯示有關的詳細信息。屬性窗口會顯示Pblock需要的邏輯資源以及畫出的長方形區域組中可用的資源。

設計的底層規劃是一個需要深度交互的過程。你可能會發現需要反復多次調整區域組才能夠達到目標。請記住有時創建的區域組越小越少越好。你并不是總需要將整個模塊固定為區域組。集中于時序失敗的基本單元，將它們組合為區域組并單獨為其進行底層規劃。