眾所周知，HLS是Xilinx于幾年前推出的一個高級綜合工具，可以直接把C/C++代碼，轉換成可綜合的verilog/VHDL代碼。聽起來很高級，是不是？。但看新鮮的人多，愿意吃螃蟹的人卻很少。這里面有很多因素在，比如擔心HLS的效率，對C/C++不熟悉（或者說對verilog/vhdl更熟悉），項目時間太緊……，等等原因。但不管怎樣，高層次綜是未來硬件系統設計的的一個趨勢方向。如果作為工程師的我們，還不趕快轉變思維跟上這一變革，那很快就out啦 ~\(≧▽≦)/~。

接下來的這個系列里面，就讓我們一點一點的解開HLS的面紗。為了循序漸進的展開，作為一個引子，讓我們先從最簡單的FIR濾波器例子開始。

FIR濾波器是很常見的一種數字信號處理電路。我們看看用c代碼如何描述一個FIR濾波器：

其頭文件fir.h的內容為：

把這段代碼添加到HLS（2014.2）新建的工程里面，設定好器件（A7）和目標時鐘頻率（100Mhz），然后其它都采用默認的設置，不添加任何控制綜合過程的directive約束，我們點擊一下綜合按鈕，就可以很輕易得到其對應的verilog代碼。是不是很簡單：）不考慮代碼資源速度等因素，任何工程師都可以輕而易舉的從C代碼得到其對應的verilog。

我們把結果中最重要的一些信息摘要出來：

1. 先看一下綜合出來的代碼的樣子

接口簡介明了，詳細展開來說：
A． C代碼里面的x輸入，直接映射成rtl代碼里面的input [31:0] x；
B． C代碼里面的y輸出，映射成rtl的輸出y和y_ap_vld；
C． C代碼里面的系數C[N]輸入，映射成rtl代碼里的ram類型接口：輸出c_address0, c_ce0, 和輸入c_q0；
D． rtl代碼里的ap_clk, 和ap_clk雖然在C代碼里面沒有對應，但這是每個rtl系統必不可少的；
E． rtl代碼里的ap_start, ap_done,ap_idle, ap_ready信號，在C代碼里面也沒有直接對應，這是綜合工具自動添加的函數控制流程，它其實模擬了C代碼里面fir函數的進入和推出機制。如果我們不需要這些控制信號，在綜合的時候，可以加約束控制HLS不生成這些接口。

2. 其次看下資源消耗

總的資源消耗不多，我們重點看2個地方：

A．DSP48E用了8個，為什么是這樣呢？其實從c代碼里面可以找到答案，這是原始的c代碼里面有2個地方用到了2個乘法：

每個乘法運算消耗4個DSP48E，這是為什么呢？其實也很簡單，因為在c代碼里面所有的操作都定義為32為整形int，而32x32的整形運算，需要用4個DSP48E來搭建。

B．有59個LUT用作了memory，如果熟知Xilinx FPGA結構的工程師，會認出來，這是Xilinx FPGA的distributedmemory。問題是，為什么會需要用到這樣的電路結構呢？也要從c代碼里面去尋找：

這段c代碼的含義是，把數組shift_reg靜態初始化為0。因此，在HLS輸出的rtl代碼里面，就用一個初始值都為0的ROM模擬了這一行為：

而構建這一ROM的資源，就是使用的LUT。

看一下延遲

A. Latency指的是從第一個x輸入，到第一個y輸出，所要經過的clock cycle數。在此為67，這是怎么得來的呢？其實很簡單，因為我們實現的是一個11階的fir濾波器，c代碼里面有一個循環次數為11的for loop，對應的rtl代碼，默認也是采用的串行處理方法實現的，每個loop需要6個clock cycle處理，所以總共需要6x11=66個clock cycle，然后再加上輸出的一拍寄存，所以一共需要67個clock cycle才能得到輸出結果。
B. Interval指的是從第一個x輸入，到允許第二個x輸入，中間所要經過的時間間隔。在此為68，即latency+1。

至此，我們粗略的深入到c和對應的rtl代碼內部，了解到了HLS工具轉換的大致過程。HLS的翻譯過程是很直接的，有什么樣的C，我們基本上就能得到與其相對應的rtl。

當然，上面用HLS轉換得到的rtl代碼，肯定不是最優的，在未來的幾章里面，我們將會看到如何修改C代碼，配合添加相應的directive約束，來得到更優的rtl代碼。