reg clk = 0聲明了一個reg信號，并賦初值為0。
always #10 clk <= ~clk為testbench代碼，讓clk每隔10ns翻轉一次，產生周期為20ns的時鐘信號。
wire out聲明了一個wire信號，用于連接到test模塊的輸出。
test mytest(clk, out)調用了前面寫好的test模塊，其中mytest是模塊名稱，這里的clk和out分別連接了mytest模塊內部的in和out信號。這種寫法類似于面向對象的編程語言中，對象的實例化，test為類名，而mytest為對象名稱。同樣，Verilog中調用模塊時，可以實例化多個test對象。
更多Testbench的寫法請上網搜索相關資料。

行為仿真

右擊simu模塊，選擇Set as Top，將simu模塊設置為仿真時的頂層模塊。頂層模塊類似于C編程時的入口函數，即main函數。main`函數可以調用其他子函數；類似的，頂層模塊可以調用其他模塊。

在Flow Navigator窗口中點擊Run Simulation - Run Behavioral Simulation；或者在菜單中選擇Flow - Run Simulation - Run Behavioral Simulation，即可啟動行為仿真。

稍后Behavioral Simulation窗口打開，即可看到輸出的仿真波形。

操作技巧

雙擊圖中右側的Untitled 2標簽，可以最大化仿真波形窗口。在波形窗口按住Ctrl鍵并滾動鼠標滾輪，可以橫向縮放波形；按住Shift并滾動鼠標滾輪，可以橫向平移波形。

如圖，可以看出clk為周期20ns的時鐘信號，而out和clk的電平始終相反，即test模塊中的非門工作正確。

在Behavioral Simulation窗口中的Scopes子窗口，根據模塊調用關系選中mytest，在右側的Objects窗口即可看到test模塊中所有的信號（包括內部信號，即沒有寫到模塊聲明語句module(a,b,c)括號中的信號）。

右擊信號，選擇Add To Wave Window，可將波形添加到右側的仿真波形窗口，保存仿真文件，再次仿真時就可以看到該信號的波形。

對于一些輸出數字信號波形的情況，例如讓reg [7:0] sine_out輸出正弦波，仿真后右擊信號，選擇Waveform Style - Analog，即可以波形的形式查看信號。如圖顯示的就是正弦波信號（注意這里信號本身還是數字信號，并不是模擬信號，只是用軟件顯示出了其幅值隨時間變化的波形）。

對于多位信號例如wire [7:0] p，默認使用二進制形式顯示，可以根據需要修改。例如右擊選擇Radix - Unsigned Decimal即可設置為無符號十進制顯示，如圖。