一、目的
1）掌握基于v文件的vivado工程設計流程
2）學習示波器的基本組成結構

二、原理介紹
數字存儲示波器能夠將模擬信號進行采樣、存儲以及顯示。本系統在Basys3上構建了一個簡易數字存儲示波器，簡化框圖如下：

原理：首先，AD模塊對模擬信號進行采樣，觸發電路根據采樣信號判斷觸發條件（例如：上升沿觸發）。滿足觸發條件后，連續采樣一定數量的點（本系統中為640個點），存儲到RAM中。峰峰值、頻率計算模塊對RAM中儲存的波形數據進行計算，得到波形的頻率以及峰峰值；VGA模塊將波形顯示出來，并顯示計算得到的峰峰值和頻率數值。
本實驗通過調用Basys3板上芯片中的ADC模塊，對外部電壓信號進行采樣、存儲，并通過VGA顯示器將波形顯示出來。
在Basys3上電之前，需要提前將Basys3與VGA連接好，并準備好一臺信號發生器。

三、步驟：
1、創建新工程
1） 打開Vivado2014.4設計開發軟件，選擇CreateNew Project.

2）在彈出的創建新工程的界面中，點擊Next，開始創建新工程。

3）在Project Name界面中，將工程名稱修改為Oscilloscope，并設置好工程存放路徑。同時勾選上創建工程子目錄的選項。這樣，整個工程文件都將存放在創建的Oscilloscope子目錄中。點擊Next。

4）在選擇工程類型的界面中，選擇RTL工程。由于本工程無需創建源文件，故將Do notspecify sources at this time(不指定添加源文件)勾選上。點擊Next。

5）在器件板卡選型界面中，在Search欄中輸入xc7a35tcpg236搜索本次實驗所使用的Basys3板卡上的FPGA芯片。并選擇xc7a35tcpg236-1器件。（器件命名規則詳見xilinx官方文檔）點擊Next。

6）最后在新工程總結中，檢查工程創建是否有誤。沒有問題，則點擊Finish，完成新工程的創建。

2、添加已設計好的IPcore以及verilog文件。
工程建立完畢，我們需要將Oscilloscope這個工程所需的IP_Catalog文件夾復制到本工程文件夾下(IP_Catalog位于B3_lablab3Oscilloscope下)，并將所需的verilog文件也復制到本工程文件夾下（verilog文件位于B3_lablab3OscilloscopeHDL_files下）。

添加完后的本工程文件夾如下圖：

1）在Vivado設計界面的左側設計向導欄中，點擊ProjectManager目錄下的Project Setting。

2）在Project Setting界面中，選擇IP選項，進入IP設置界面。點擊Add Respository...添加本工程文件夾下的IP_Catalog目錄：

3）完成目錄添加后，可以看到所需IP已經自動添加。點擊OK完成IP添加。

4）上述步驟的目的是完成目錄添加，接下來需要在本工程中添加IP核。在Project Navigator下的project manager目錄下，點擊IP Catalog選項：

在IP Catalog界面的搜索欄，輸入xadc，會出現xadc_v1_0的Ip。雙擊會打開ip配置界面，保持默認，點擊ok，會彈出如下窗口。點擊generate添加：

同樣的方式，添加vga ip以及debounce ip。另外，還需要一個clock ip。在IP Catalog界面的搜索欄中，輸入clock，點擊clocking wizard，打開clock ip的配置界面：